1.-v lib_file
用來讀取verilog文件，lib_file可以是相對路徑,也可以是絕對路徑.
2.-y lib_dir
a. 用於指定搜索模塊定義的verilog庫目錄;在源代碼中找不到相應模塊或UDP定義的模塊時，在定義的目錄中查找對應的文件;
b. 如果指定了多個目錄，而且目錄中包含了名字相同的module，那么會選擇第一個包含此文件目錄;
3.+libext
它與-y配合，用來指定查找的文件的后綴，例如+libext+.v查找.v文件.
4.+incdir+dir1+dir2+…
vcs從指定的目錄當中查找源文件中所包含的include文件.
舉例：
如果用到了dw的東西一般加上選項
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
5.-file file_list.f
讀取源文件列表，與 -f 類似，可以包含PLI選項，可以使用轉義字符
VCS用-F解析filelist時，不允許文件嵌套使用，不支持`include “xxx.v”這種寫法，改為-f便ok了
6.+define+macro=value
將macro的值傳給文件中同名字的宏，如果是字符串需要用“”.
7.-o exe_name
輸出名字為exe_name的可執行文件，名字可隨意修改.
8.+nospecify
關閉模塊的路徑延時和時序檢查功能提高仿真速度.
10.+delay_mode_zero
將spcify block中所有module的延時都置為0;將gate、switch、連續賦值的路徑延時置為0.
11. +vcs+lic+wait
等license. 仿真參數； +licwait timeout 等待指定的時間
12. +v2k
使能verilog2000的標准
13. -timescale
time_unit采用就近原則，例如頂層文件定義timescale后，中間文件再次定義timescale,則其后的文件按照中間文件定義的timescale執行。
time_precision則采用最小的精度
14. -override_timescale
統一所有的timescale
15. +UVM_PHASE_TRACE
log中打印各個phase的執行情況；仿真參數
16. +UVM_OBJECTION_TRACE
log中打印 objection 信息；仿真參數
17. +notimingcheck
可以用在compile時，也可以用在run time的時候;都是將檢查timing的系統函數，都disable掉了，加在compile的時候，不會編譯到worklib中，速度可快，可以測試gate env；setuphold，recrem指定的delay signal只有在run time時加這個option，才會被產生；build的時候加，delay信號不會被產生；該命令相比較與ucli中的tcheck命令有最高的優先級；
9.+notimingchecks
關閉specify模塊的時序檢查功能.在前仿真時可以關閉，后仿真時需要打開. 存疑
18. -ucli -do file；-ucli -i file
直接執行ucli的腳本文件；仿真參數；暫時不清楚-i與-do的區別
19. -force_list
可以放在elaborate和simulation過程中，指定force信息的輸出
20. -simprofile 遺留
21. -ntb_opts uvm-1.2
VCS對uvm有一個內嵌式的支持，uvm的庫被放在$VCS_HOME/etc/uvm-1.2中;顯示指明-ntb_opts uvm-1.2 options來使用uvm; vlogan 不支持此參數。
22. -kdb
整合vcs的DB到verdi的db，加上這個參數之后，可以通過verdi -ssf *.fsdb打開波形。這個參數需要與-P $VERDI_LIB/novas.tab $VERDI_LIB/pli.a 同時使用，如果加入了-debug_access參數的話，vcs會自動編譯pli.a，這種情況-P參數可以忽略。
23. sdf 文件反標
$sdf_annotate()