FinFET與2nm晶圓工藝壁壘
談到半導體工藝尺寸的時候，通常對於下面的一串數字耳熟能詳：3um、2um、1.5um、1um、0.8um、0.5um、0.35um、0.25um、0.18um、0.13um、90nm、65nm、45nm、32nm、22nm、14nm、10nm...有人說5nm是半導體工藝的極限尺寸，也有人說1nm是半導體工藝的極限尺寸；iPhone6s的 A9處理器更出現了三星14nm工藝和台積電16nm工藝二個版本、哪個版本更先進的激烈的爭論。這里的工藝尺寸，通常是指集成電路的最小線寬，那么在集成電路的內部，最小的線寬是指哪一個幾何尺寸呢？
在集成電路的內部，最小的功能單元是平面橫向導電的MOSFET，如下圖所示，這個結構及其工作原理以前的文章介紹過：功率MOSFET的結構及特點，其由三個電極：G柵極、D漏極和S源極組成。
圖1：平面橫向導電MOSFET
灰色Gate柵極的寬度、也就是溝槽寬度或者線寬，通常所說的多少um、多少nm就是指的這個寬度，而不是每個晶胞單元的尺寸。
溝槽寬度的減小，可以帶來如下的優點：
（1）溝槽寬度對應着D到S極的距離，溝槽寬度減小，載流子流動跨越溝道的導通時間減小，這樣允許工作的開關頻率就可以提高；
（2）溝槽寬度小，溝道完全開通所加的G極電壓可以降低，導通更容易，開關損耗降低；
（3）溝槽寬度減小，溝道導通電阻降低，也更一進降低導通損耗。
正因為這些優點，也驅使半導體制造公司不斷的采取新的工藝，追求更低的工藝尺寸，來提升半導體器件的性能、降低功耗。
圖2右上角為平面MOSFET的結構，實際的結構稍微變形，如圖2下方的所示，G極同樣也是跨在D和S之間，G極下面為絕緣的氧化層。
傳統平面結構的限制
近些年來，半導體工藝不斷的向着微型化發展，基於傳統平面MOSFET結構的晶胞單元不斷的縮小，漏、源的間距也不斷的減小，G極下面的接觸面積越來越小，G極的控制力就不斷的減弱，帶來的問題就是不加柵極電壓時漏源極的漏電流增加，導致器件的性能惡化，同時增加了靜態的功耗。
增加G極面積的方法，就必須采用新的結構，如三維結構。三維的G極結構有二種類型：一是雙柵極結構，二是Fin型結構，也就是非常有名的鰭型結構，如下圖所示。
圖3：雙柵極結構及導通溝道
雙柵極結構形成二個溝道，減小溝道的導通電阻，增強了通流的能力和G極對溝道的控制能力。
圖4：Fin鰭型結構
FinFET結構看起來像魚鰭，所以也被稱為鰭型結構，其最大的優點是Gate三面環繞D、S兩極之間的溝道（通道），實際的溝道寬度急劇地變寬，溝道的導通電阻急劇地降低，流過電流的能力大大增強；同時也極大地減少了漏電流的產生，這樣就可以和以前一樣繼續進一步減小Gate寬度。
目前三星和台積電在其14/16nm這一代工藝都開始采用FinFET技術。
圖5：Intel（左：22nm）和Samsung（右：14nm）Fin鰭型結構
業界需要新的互連解決方案和新工藝才能前進到下一個工藝節點。
在最新的工藝節點上，芯片制造商在晶體管技術上持續取得進展，但是這些結構之間的互連方案卻一直步履滿跚，跟不上晶體管技術發展的步伐。
芯片行業正在研究幾種技術來解決互連方面的瓶頸，但是，許多解決方案仍然處於研發階段，可能需要很長的一段時間才會出現-可能要等到2納米工藝節點時，互連技術才能取得突破，2納米預計將在2023/2024某個時間點推出。此外，新的互連解決方案需要使用新型材料和昂貴的工藝。
在2納米推出之前，半導體行業需要繼續解決先進工藝芯片中的幾個問題：晶體管、觸點和互連。其中，晶體管位於結構底部，並充當信號的開關。互連則位於晶體管的頂部，由微小的銅連線組成，這些連線用於將電信號從一個晶體管傳輸到另一個晶體管。今天的先進工藝芯片的層數為10到15層，每層都包含一個復雜的銅連線方案，層與層之間使用微小的銅過孔進行連接。
另外，晶體管結構和互連通過一層被稱為中線（MOL）的層連接。MOL層由一系列微小的接觸結構組成。
圖6：BEOL（銅互連層）和FEOL（晶體管級）
不到十年前，在20nm和16nm / 14nm時，先進節點的晶體管問題開始涌現，那時，晶體管中的銅互連變得更加緊湊，導致芯片中出現不必要的阻容（RC）延遲。簡而言之，使電流流過微細的電線變得更加困難了。隨着時間的推移，芯片制造商現在已經能夠將晶體管和互連同步縮放到到最新的節點-7nm / 5nm上。但是，在每個節點上，復雜的互連方案在芯片延遲中所占的比例變得更大了。
“隨着晶體管尺寸的縮小，連接金屬線也必須在多層互連堆棧的整體高層架構中同步縮小，” Lam Research大學項目主管Nerissa Draeger解釋說。“隨着相繼幾代工藝的發展，這些本地局部互連已變得越來越狹窄，越來越接近，導致現在的銅互連面臨着進一步擴展的巨大挑戰。例如，進一步減小線寬或線的高度將大大增加線的電阻。”
這其中的許多問題都可以追溯到銅互連線的制造方式上。為此，芯片制造商在制造工廠中使用了所謂的銅雙鑲嵌工藝（雙大馬士革工藝）。該工藝由IBM在1990年代后期開發出來，在將近25年前，芯片制造商開始在220nm / 180nm上使用雙鑲嵌工藝，並從那時起隨着工藝尺寸縮放這項該技術。
隨着時間的推移，芯片制造商一步步將這項技術推進到更先進的節點上，並計划將其擴展到3nm。但是，在3nm以下，RC延遲問題可能會變得更加棘手，因此，業界可能需要一種新的解決方案。
找到下一代互連技術至關重要。互連技術需要與晶體管技術的創新齊頭並進，對於芯片工藝尺寸的縮放至關重要。但是，如果業界無法開發出適用於2nm的下一代具有成本效益的互連方案，那么，今天一直進行的芯片縮放可能會停滯不前。
目前正在研發中的面向2nm及以下工藝節點的的各種新型互連技術包括：
混合金屬化或預填充。這將不同的鑲嵌工藝與新材料結合在一起，以實現更小的互連，從而實現更低的延遲。
半大馬士革工藝。一種更徹底的方法，使用減成蝕刻，實現微小的互連。
超級通孔、石墨烯互連和其它技術。隨着行業不斷尋找銅的替代金屬，這些都在研發階段。
每一項建議的研發技術都面臨各自的挑戰。因此，芯片行業在雙面下注，一方面尋求互連技術的突破，另一方面也在尋找替代方案來開發新的系統級設計。先進的封裝就是替代方案之一，而且，無論芯片工藝尺寸的縮放進展地如何，它都有望持續受到業界的關注。
從鋁到銅
在芯片制造過程中，晶體管是在晶圓廠的晶圓上制造的。該過程在晶圓廠的前端（FEOL）中進行。然后，在被稱為后端（BEOL）的單獨fab設施中形成互連層和MOL層。
直到1990年代，芯片中集成的都是基於鋁材的互連。但是，到了1990年代后期，芯片工藝尺寸接近250nm時，鋁開始無法承受更高的器件電流密度。
因此，到了1990年代后期，從220nm / 180nm節點處開始，芯片制造商從鋁遷移到了銅。據IBM稱，銅互連的電阻比鋁低40%，這有助於提高芯片的性能。
1997年，IBM宣布了世界上第一個基於220nm技術的銅互連工藝。這種被稱為雙鑲嵌的工藝成為在芯片中制造銅互連的標准方法，並且至今仍在使用。
最初，芯片只有六層互連。當時，據WikiChip稱，180nm器件的金屬間距為440nm至500nm。相比之下，到了5nm節點時，芯片由10至15層互連組成，金屬間距為36nm。根據TEL的定義，金屬間距是指互連線之間的最小中心距。
圖7：雙大馬士革工藝的制造過程； （a）通孔圖案化； （b）通孔和溝槽圖案化； （c）阻擋層沉積和銅種子層沉積； （d）電鍍銅並通過化學機械拋光去除多余的銅； （e）覆蓋層沉積。資料來源：維也納工業大學/微電子研究所
在雙大馬士革工藝中，首先將低k值介電材料沉積在器件的表面上。基於碳摻雜的氧化物材料，使用低k膜將器件的一部分與另一部分絕緣。
下一步是在介電材料中圖案化微小的通孔和溝槽。每一代節點的通孔/溝槽變得越來越小。因此，在當今的先進工藝芯片中，芯片制造商正在使用極紫外光刻（EUV）來對通孔進行圖案化。
在未來的節點上，通孔將需要具有多重圖案化能力的EUV。 “EUV多重圖案化的挑戰與ArFi（193nm浸沒）實施過程中所遇到的挑戰非常相似，” Brewer Science的高級技術專家Doug Guerrero說。“如果使用ArFi或EUV，則機器對機器的覆蓋將變得至關重要。從材料的角度來看，多重圖案化過程總是涉及到對平面化層的整合。平面化材料也稱為間隙填充材料。必須以高縱橫比填充並平坦化非常狹窄的溝槽。”
在該步驟之后，圖案結構被蝕刻出來，形成通孔和溝槽。然后，使用物理氣相沉積（PVD），將基於氮化鉭（TaN）的薄阻隔材料沉積在溝槽內。然后，將鉭（Ta）襯里材料沉積在TaN勢壘上方。最后，使用電化學沉積（ECD）將通孔/溝槽結構填充銅。該過程在每一層重復多次，從而形成銅布線方案。
這個工藝一直有效，直到20nm時開始出現問題。那時，互連中的銅電阻率呈指數級增長，從而導致芯片延遲。因此，從22nm和/或16nm / 14nm開始，芯片制造商開始進行一些重大更改。在互連方面，許多人用鈷代替了Ta作為襯里，這有助於降低互連中的電阻。
同樣，在這些節點上，芯片制造商也從傳統的平面晶體管轉向了下一代finFET，后者以更低的功率提供了更高的性能。
然后，在10nm處，英特爾又采取了降低芯片電阻的措施。英特爾的10nm工藝具有13個金屬層。英特爾的前兩個本地互連層分別稱為金屬0（M0）和金屬1（M1），其中鈷是導電金屬，而不是銅。其余層使用傳統的銅金屬。
其它芯片制造商在M0和M1層上依然使用銅材料。但是，到了10nm / 7nm時，在MOL中的微小觸點上，所有芯片制造商都從鎢材料轉移到了鈷材料，這也可以幫助降低線路電阻。
如今，領軍的芯片制造商已經將finFET和銅互連擴展到了5nm。可以肯定的是，業界對可以實現新的更快的系統的先進工藝芯片的需求將一直存在。
“毫無疑問，即使對於非技術市場，能夠以比現在快10倍的速度進行計算不僅具有商業上的實用性，而且在競爭上也是必須的。”D2S首席執行官Aki Fujimura表示，“對更高計算能力的需求幾乎沒有盡頭。”
不過，展望未來，仍有一些令人不安的跡象。縮小晶體管帶來的好處在每一代新節點上越來越小，而且RC延遲問題始終陰魂不散。
IBM先進BEOL互連技術研究高級經理Griselda Bonilla表示：“在7nm和/或5nm節點上，銅互連將可能由氮化鉭阻擋層和鈷作為襯里。隨着尺寸的縮小，線路電阻增高比例擴大，占總延遲的比例更高。電阻的增加受到多種因素的驅動，包括導體橫截面的減少、高電阻率勢壘和襯里層不隨工藝縮放而減少而導致的銅體積百分比進一步降低，以及由於在表面和晶界處的有損電子散射而導致的電阻增加。 ”
邁向3nm及更小的工藝尺寸
不過，這並沒有阻止半導體行業前進到下一個節點上。如今，領先的芯片制造商正在研發5nm、3nm / 2nm甚至更小工藝尺寸的產品。
三星計划在3nm工藝上采用下一代晶體管，即柵極環繞FET。台積電計划將finFET擴展到3nm，但將在2nm上轉向柵極環繞FET。
當鰭片寬度達到5nm（等價於代工廠的3nm節點）時，FinFET接近其物理極限。柵極環繞FET具有比finFET更好的性能、更低的功耗和更低的泄漏電流，但制造起來更困難且成本更高。
根據Imec的說法，3nm時金屬間距介於21nm-24nm之間。而在3nm處，芯片制造商將繼續在現有材料上使用傳統的銅雙鑲嵌工藝，這意味着RC延遲將仍然在芯片中造成問題。
“隨着轉向3nm節點，將看到采用多重圖案化的EUV繼續以小於25nm的關鍵間距進行BEOL縮放，” KLA工藝控制解決方案總監Andrew Cross說。 “這種持續的間距縮放將繼續影響線路和通孔電阻，因為阻隔材料的厚度縮放比間距的縮放幅度要小。”
在研發領域，業界將繼續探索各種新技術，以幫助解決3nm及更低工藝尺寸的這些問題及其它問題。“在大約24nm的金屬間距上，預計將開始出現一些有利的設計和材料變化，” Onto Innovation戰略產品營銷高級總監Scott Hoover說。“這包括完全自對准的通孔、掩埋的電源軌、超級通孔集成方案以及更廣泛地采用釕襯里。”
電源軌是在BEOL中開發的，它是一種精細纖巧的結構，旨在處理晶體管中的供電網絡功能。 Imec正在開發下一代埋入式電源軌（BPR）技術。在FEOL中開發的BPR埋在晶體管中，以幫助釋放互連的路由資源。
另外，業界還一直在探索在互連件的襯里中使用釕材料。IBM的Bonilla說：“釕以改善的銅潤濕性和填充間隙而聞名。但是，盡管釕具有優異的銅潤濕性，它還具有一些其它的缺點，例如電遷移壽命短和化學機械拋光等單元工藝難題。這限制了釕襯里在半導體行業的使用。”
即將出現其它新的、更有希望的互連解決方案，但可能要等到2023/2024年芯片制造工藝尺寸達到2nm時才會出現。根據Imec的路線圖，半導體行業可以從當今的雙大馬士革工藝過渡到2nm的稱為混合金屬化的下一代技術。將來將采用半大馬士革和其它方案。
圖8：晶體管路線圖（上圖）和互連技術（下圖）。資料來源：Imec
所有這些都取決於幾個因素，即開發新工藝、材料和工具的能力，當然，成本也很關鍵。
“沒有人認為當前的方案可以延續很多代。” Lam Research計算產品副總裁David Fried表示：“現在的擴展是通過逐步改進和大量工作來完成的。未來將有更重大的變化，預計將在不斷發展的改進中源源不斷地引入。顯然，可靠性為縮小層間介電常數k設置了一些主要障礙，但隨着技術的進步，這個障礙一直在繼續降低。隨着填充材料的變化，對襯里的要求也將發生變化。與這些材料相關的工藝將在不同的集成方案（如雙大馬士革、單大馬士革、完全自對准的集成，甚至是減成金屬化）上呈現出相應的優勢和劣勢。經過幾代之后，BEOL的外觀可能會與今天完全不同，希望，這種更改是所有這些要素協同增量更改的結果。”
盡管如此，對於間隔最緊密的層，今天的銅雙大馬士革工藝仍將繼續擴展到一定程度。 “雙重大馬士革一直是個問題。不過，只要間距超過26nm或24nm，這仍然幾乎是銅和鈷的領域。臨界點是當的間距低於20nm時。在20nm間距以下，存在許多隱患。不僅僅是電阻的問題，還涉及可靠性問題，尤其是對於銅更是如此。”
因此，大致在2nm節點所對應的間距上，業界希望遷移到稱為混合金屬化的技術上。有人稱其為預填充過程。該技術可能會應用在間距最緊密的層中，但不太關鍵的層間將繼續使用傳統的銅工藝。
在基本的混合金屬化工藝中，將介電材料沉積在襯底上。然后，使用傳統的大馬士革工藝形成微小的銅通孔和溝槽。然后，繼續重復該過程並形成微小的通孔和溝槽。
但是，混合金屬化並沒有采用雙大馬士革工藝，“使用的是選擇性沉積通孔金屬。” Tokei解釋說。“鉬、釕或鎢是可以用來填充微小通孔的金屬。最后，完成了常規的銅金屬化，可以將其視為單大馬士革工藝銅金屬化。”
在半導體領域，單大馬士革工藝並不是一個新工藝。 “雙大馬士革工藝比單大馬士革工藝更智能，更具成本效益。隨着工藝尺寸的降低，雙大馬士革工藝的挑戰在於要在更高和更狹窄的線路和通孔組合開口中實現無缺陷的銅金屬化。” IBM研究團隊的主要成員Takeshi Nogami說。 “單大馬士革工藝可以使這兩種圖案分別進行金屬化，使其更容易縮小寬度和間距尺寸，並提高線寬比，以減緩電阻的上升。”
總而言之，混合金屬化在互連中使用兩種不同的金屬。 Imec的Tokei說：“對於2nm而言，這是很有意義的。與雙大馬士革工藝相比，通孔電阻更低。可靠性將會提高，同時，可以保持線路中銅的低電阻率。”
但是，混合金屬化存在一些障礙。有幾種不同且困難的沉積技術可以實現間隙填充過程。 M.H.說：“挑戰在於如何在不損失選擇性的情況下實現良好的通孔填充均勻性。”台積電（TSMC）研究員Lee在IEDM上發表論文指出，“此外，通孔側壁是無障礙的，通孔材料與底層金屬之間的潛在相互作用可能會導致可靠性問題。”
什么是半大馬士革？
如果業界可以解決這些問題，則可以在2nm節點時插入混合金屬化層。但是，如果要繼續降低芯片尺寸，業界可能需要適用於2nm以下的另一種解決方案。
面向2nm以下的下一步解決方案就是許多人所說的半大馬士革工藝，這是一種針對最緊密的金屬間距的一種更徹底的技術。半導體行業之所以正在研究半大馬士革工藝，有以下多種原因。
TEL技術團隊高級成員Robert Clark說：“在雙大馬士革工藝的結構中，線路的數量是銅晶粒生長的限制因素。相反，如果金屬線是通過沉積金屬層形成的，可以退火，然后通過蝕刻形成金屬線，那么晶粒尺寸就可以增加。但對於銅來說，這種工藝很難實現。在這種工藝中，像釕這樣的金屬更容易處理，因此它有可能使人們所說的半大馬士革工藝成為可能。”
半大馬士革工藝的應用起點是20nm以下的間距。“目標是將半大馬士革工藝推進到18nm間距以下，從工藝節點的發展路線來看，18nm間距大概是從現在起四五年后。” Imec的Tokei說。“對於一個用於銅金屬化和雙大馬士革工藝的邏輯芯片晶圓廠來說，半大馬士革工藝是破壞性的。混合金屬化可以自然地融入晶圓廠的工藝流程，但是需要一些用於預填充本身的新功能。對於其余部分，可以重用晶圓廠中的所有東西。”
半大馬士革需要使用新工具的不同工藝流程。簡而言之，半大馬士革可實現帶有氣隙的微小通孔，從而減少了芯片中的RC延遲。
該技術依賴於使用減成蝕刻工藝的金屬圖案化。減成蝕刻不是新技術，用於較舊的鋁互連工藝。但是，要在2nm以下實施該技術存在一些挑戰。
“半大馬士革工藝始於對通孔進行圖案化並將其蝕刻到介電膜中。然后，用金屬填充通孔並對其進行過填充，這意味着金屬沉積將繼續進行，直到在電介質上方形成一層金屬為止。然后對金屬進行掩膜和蝕刻，以形成金屬線。” Tokei在最近的博客中說。
在實驗室中，Imec設計了一種基於64位Arm CPU架構的12金屬層器件。該器件具有兩層使用釕材料的金屬互連，金屬線之間形成氣隙。
Tokei說：“氣隙顯示了將性能提高10%的潛力，同時將功耗降低了5%以上。使用長寬比高的導線可以將供電網絡中的IR壓降降低10%，以提高可靠性。”
但是，半大馬士革離實用還遠未准備就緒。 Tokei在最近的一篇論文中說：“半大馬士革方案存在許多潛在的問題，例如對准、金屬蝕刻、LER、泄漏、芯片封裝相互作用、密封環兼容性、等離子體破壞和可布線性。”
結論
其它互連技術也在研發中，例如超級通孔、金屬-石墨烯混合互連以及銅的替代品。
但是可以肯定的是，由於下一代技術面臨若干挑戰，因此業界寧願盡可能延長銅雙大馬士革工藝的壽命。
到了某個時候，半導體行業可能必須使用下一代互連技術。芯片制造商可能會找到解決方案。 但是，如果找不到，那么傳統的芯片尺寸縮減可能就束手無策了，這將迫使業界尋找替代解決方案來實現更加先進的芯片。
這種情況已經發生了。業界對先進封裝的呼聲越來越高，這是一種替代方案，可以開發先進的系統級設計，並可能進行更多定制。
不過，到目前為止，半導體行業正在同時研究傳統的芯片縮放方法以及先進封裝，以開發新的系統級設計。至少在可預見的將來，這兩種方法都是可行的。