今天開始總結數字集成電路。
這本書其實算是本科最難的一本了，細節過多無法卒讀，涉及到的知識也非常全面。實際上本科課程安排中並為將其作為重點，我們的課非常水，不知道講了什么。今天詳細總結一下。當時然由於內容過多，無法全部涵蓋，只能大致總結，並着重記錄定性的結論。涉及到計算之類的問題，就只能略過了。
第五章 COMS反相器
5.1 引言
為什么從第五章開始，原因是這章比較基礎，詳細學習CMOS反相器后，才能繼續看組合電路和時序電路等等。
研究的對象有如下幾個指標：成本（復雜性和面積）、完整性和穩定性（靜態特性）、性能（動態特性）、能量效率（功耗）。
5.2 靜態CMOS反相器——直觀綜述
課本上的描述：晶體管只不過是一個具有無限關斷電阻和有限導通電阻的開關。
以開關來理解，可以推導出其他重要特性：
1、輸出高電平和低電平分別為VDD和GND，換言之，電壓擺幅等於電源電壓。因此噪聲容限很大。
2、邏輯電平與器件的相對尺寸無關，所以晶體管可以采用最小尺寸。這里有一個概念叫 無比邏輯
3、穩態時，輸出和VDD或GND之間總存在有限電阻的通路。因此一個設計良好的CMOS反相器具有低輸出阻抗，這使得它對噪聲和干擾不敏感。
4、輸入電阻極高。理論上，單個反相器可以驅動無窮個門，或者說有無窮大的扇出。但很快我們發現增加扇出也會增加傳播延時。因此扇出不會影響穩態特性，會影 響瞬態特性。
5、忽略漏電流的話，意味着無靜態功耗。
之前常用的是NMOS電路，靜態功耗不為0，限制了集成度。后來必須轉向CMOS。
電壓傳輸特性（VTC）的性質和形狀可以通過圖解法迭加兩管的圖像得到。結果是觀察到VTC具有非常窄的過渡區。
我們可以把開關特性簡化為RC電路，一個快速門的設計是通過減小輸出電容或者減小晶體管的導通電阻（增大寬長比）實現的。
5.3 CMOS反相器穩定性的評估——靜態特性
5.3.1 開關閾值
開關閾值VM定義是Vin=Vout的點，利用圖解法可以看出。
硬要計算的話，書上這里不是很懂，也不想看（估計不會考吧）值得注意的是，這里利用了速度飽和近似，這應該是短溝器件研究中常用的假設（我猜的）
通過計算我們有結論：
1、VM對於器件比值不敏感，這意味着比值的較小變化不會對傳輸特性產生多大的影響。
2、增加PMOS或者NMOS寬度使得VM分別向VDD和GND移動，這一特性有時候是有用的，因為有一些情景需要不對稱的開關閾值。
5.3.2 噪聲容限
根據定義，噪聲容限是增益等於-1時的反相器工作點。
個人認為這里只需要記概念，計算真的不太會，也沒接觸過這種。
5.3.3 再談穩定性
1、器件參數變化
主要是溫度影響器件特性。但在CMOS中，溫度影響極小，靜態門可以在非常寬的溫度范圍內使用。
2、降低電源電壓
前面的推導表明過渡區增益隨着電源電壓的降低而增大。（這里有點不直觀，當然詳細的推導沒看。。。）
對不同VDD下的VTC的觀察發現，即使反相器在電源電壓接近它閾值電壓時仍然能夠很好的工作（這里也有點反常識）
甚至在VDD=0.5V時，只比閾值電壓高100mV，過渡區寬度僅僅是電源電壓的10%，比2.5V時還小，相當於改善了dc特性。
既然如此，為什么不令所有的數字電路都在這樣的低電壓下工作呢？
原因如下 ：1、雖然有時可以減小能耗，但必然會增加延時。2、當電源電壓和閾值電壓相近時，dc特性對器件參數（如閾值）的變化就越來越敏感。3、擺幅減小
當電源電壓小到200、100、50mV時，CMOS仍然有開關特性。原因是亞閾值電流。電流值很低決定了響應很慢。
5.4 CMOS反相器的性能：動態特性
前面的分析指出，減小負載電容CL是提高響應速度的關鍵，所以有必要研究CL的來源。
5.4.1 計算電容值
實際上的手工分析過於復雜，不可能完成。更不用說許多非線性電容。我們只能假設一個集總的電容CL。
按照書上的敘述，該電容有四個來源：
①前級的柵漏電容Cgd
②前級的擴散電容Cdb，是漏和體之間的電容
③連線電容Cw，取決於連線的長度和寬度，以及其他參數有關。
④后級的刪電容Cg
關於mos管的電容的問題，我想最后再單獨總結一下。
5.4.2 傳播延時：一階分析
嚴謹的計算式的進行積分。然而求解困難。我們只能利用RC電路近似。
傳播延時t = ln2 R C = 0.69 R C
總傳播延時是高低和低高兩個延時的平均值。
問題：如何優化門的延時？
經過推導，我們知道與電源電壓近似無關。但實際上，提高電源電壓可以使性能的毆打盡管很小但可以觀察到的改善。
書上的圖顯示，高VDD時，延時對於電源電壓的變化較不敏感，但VDD接近2VT時，延時迅速增加。因此如果想要高性能，應避免進入此區間。
另外的影響因素是寬長比（盡量大）、CL（盡量小）。
總結：
①減小CL。
②增加寬長比，這個非常常用。但也會因此增加擴散電容，因而增加CL。
這里有個自載效應的概念：超過一定的限度，增加門的尺寸就不再減少延時。
③提高VDD，這表明設計者可以用能量損耗換取性能。
5.4.3 從設計角度考慮傳播延時
從前面推導出的表達式可以得出一些有意義的設計綜合考慮原則。最重要的是，他們可以形成確定晶體管尺寸的一般方法。
1、NMOS和PMOS的比
至今我們一直使PMOS較寬，使它的電阻與下拉的NMOS管匹配，這通常要求寬度比為3-3.5.目的是使VTC對稱，傳播延時對稱。
然而這並不意味着這一比值也能得到最小的總傳播延時。若對稱性要求不嚴格，那么實際上可能通過減小PMOS器件的寬度來加快速度。
依據是，當PMOS較寬時，會加快從低到高的充電時間，但由於增加了寄生電容，使高到低的放電時間變慢。因此兩種效應同時存在的時候，必然會有一個寬度的最優解。
2、考慮性能時反相器尺寸的確定
分析就不詳細寫了，結論是：
①反相器的本征延時與門的尺寸無關，而取決於工藝及反相器的版圖。無負載時，門的驅動能力完全為隨之增加的電容所抵消。
②使尺寸系數S無窮大，會消除外部負載的影響。
但無限增大帶來的好處會很小，增大到一定程度就可以。
3、確定反相器鏈的尺寸
雖然加大反相器的尺寸可以減小延時。但這也加大了它的輸入電容。如果孤立地確定門的尺寸而不考慮它對前級門延時的影響，則純粹是一種脫離實際的研究。
問題在於，一個門在實際環境中如何確定它的最優尺寸。一個簡單的反相器鏈是一個好的研究方法。
通過推導，發現反相器延時只取決於 外部負載電容 與 輸入電容 之間的比值。這一比值稱為等效扇出。
進一步計算發現，沒一個反向器的最優尺寸是與它相鄰的前后兩個反向器尺寸的幾何平均數，這意味着每個反相器的尺寸都相對於它前面的反相器的尺寸放大相同的倍數f，即每個反相器具有相同的等效扇出，因此也具有相同的延時。
結果為 f = （CL/Cg1）的N分之一次。
令F = CL/Cg1， 則 f = F的N分之一。
4、選擇正確的反相器級數
對原式的N微分，取極值。過程略，通常選擇級數為4
5、輸入信號的上升-下降時間
之前的研究都假設了反相器的輸入信號是突然從GND到VDD的，且過程中只有一個導通。
但實際上，輸入信號是逐漸變化的，兩管也存在同時導通的時間。這會影響到充放電總電流，從而影響傳播延時。
實際設計中，保持輸入信號上升時間小於等於門的傳播延時是很有利的。使信號的上升和下降時間較小，並具有接近相等的值，是高性能設計的主要挑戰之一。稱為斜率工程設計。
6、存在長互連線時的延時
先略。。。
5.5 功耗、能量和能量延時
5.5.1 動態功耗
1、充放電電容引起的動態功耗
通過推導，可得一次充放電消耗的總能量為C*VDD²
儲存在電容上和消耗在管子中的能量相等，都是1/2.可以發現這些值與電阻大小無關。
因此功率就等於該值乘以每秒CMOS門的 翻轉次數。
在降低功耗的考慮中，我們會首先想到降低電源電壓，當然並不能無限度的減小。所以也會考慮減小電容。
降低開關活動性也是方法，這是邏輯層面的。
假定我們必須降低能耗且保持性能受損比較小，那么一個好的辦法是降低電源電壓。前面已知降低電源電壓會損壞性能，增加延時。因此我們增大尺寸來補償性能。
但這樣也會有極限，因為增大尺寸會增加電容，最后又會增加功耗。
例題就不看了，記一下例題的結論：
①改變尺寸並且降低電源電壓，是減小一個邏輯電路能耗的有效方法。對於具有較大的等效扇出的電路尤為如此。
②在最優值之外過多的加大晶體管尺寸會付出較大的代價。
③考慮能量時的最優尺寸，小於考慮性能時的最優尺寸系數。
2、直流通路引起的功耗
產生的原因是，輸入波形的不為無窮大的斜率。此時，兩管會同時導通。
電流與負載電容有關。對於大的負載電容，輸出變化，來不及產生漏電流。對於小的負載電容，易於產生漏電流。
可知，使輸出的上升時間 大於 輸入的上升時間，可以使短路功耗減到最小。但此時間太大，又會降低電路的速度，同時在下一級引起短路電流。
短路電流功耗可以通過使輸入和輸出信號的上升/下降時間匹配來達到最小，整個電路層次上，這意味着所有信號的上升/下降信號應當保持在一定范圍內不變。
5.5.2 靜態功耗
理想情況下此值為0，但實際中是存在的。
然而，此值與溫度有關，在高溫下，此值會迅速增大。要防止燒壞，只能限制功耗，或使用能支持有效散熱的封裝。
漏電流的一個越來越突出的來源是，亞閾值電流。為了減小這一效應，應該使閾值電壓盡可能高。標准工藝的閾值電壓從未小於0.5-0.6V，有時甚至有0.75V。
隨着尺寸的縮小，電源電壓降低。我們知道如果電源電壓降低，閾值電壓不變，會造成性能的嚴重損失。
因此，閾值電壓的選擇中存在着 性能和靜態功耗的權衡取舍。
5.5.3 綜合考慮
可知CMOS反相器的功耗是三部分的總和。
目前主要是電容功耗。
1、功耗-延時積或每操作的能量損耗
功耗-延時積（PDP） = Pav*t, 假設這個門以最大速率反轉，可知此值為CLV²/2，代表每次反轉消耗的能量。
2、能量-延時積
PDP衡量了開關這個門所需要的能量。
更合適的指標應該是，把性能和能量的度量放在一起考慮。
能量-延時積（EDP）就是這樣的指標：EDP = PDP * tp，
高電源電壓會增加PDP，但會減小tp，體現了折中。
5.6 綜述：工藝尺寸縮小及其對反相器衡量指標的影響
說實話，沒看懂（）
5.7 小結
本章關系很亂。試着整理一下：
我們關心的幾個方面有 VTC特性、延時、功耗、
我們能夠控制的幾個因素有 寬長比、器件寬度比、電源電壓、
降低電源電壓時，VTC特性可能會變好，但VDD過小時，會變得比較差。
降低電源電壓時，必然會增加延時。
高VDD時，延時變化不明顯，但VDD＜2VT時，延時迅速增加。
小的CL可以改善延時
大的寬長比可以改善延時，主要是因為改善了電阻。但過大的尺寸又會增加電容，又增加了延時。
器件寬長比的比值也會影響延時，當然這也影響VTC特性，要取折中。
理論上尺寸增大，本征延時不變。考慮外部電容時，尺寸無限大時可消除外部影響。
但增大尺寸又會增加輸入電容，影響電路中管子的延時，就有了對反相器鏈的討論。
對於功耗，CV²可知，減小電容的VDD可以減小功耗。
改變尺寸並且降低電源電壓，是減小一個邏輯電路能耗的有效方法。
對於靜態功耗，VT中存在性能和功耗的取舍。
大概就這些，還需要反復熟練。