數字電路設計的抽象層次：器件->電路->門->模塊->系統
時鍾偏差對全局信號都可能產生影響，是高性能大系統的設計關鍵。
集成電路的成本：固定成本+可變成本；固定成本可理解為研發成本，非重復的成本；可變成本可理解為生產制造（芯片成本和封測成本）過程中產生的成本，與良率也有關，控制芯片面積能夠有效且直接的控制芯片成本。
一個門電路要想具有再生性，其VTC(電壓傳輸特性)應當具有一個增益大於1的過渡區，以及增益小於1的合法區域，如下圖：
封裝可按照封裝材料，互連層數量，散熱方式進行分類：
封裝材料：陶瓷封裝、塑封（高分子聚合物）
NMOS與PMOS，以增強型為例，NMOS VGS>Vth時導通，PMOS |VGS|>|Vth|時導通，且VGS<0。
CMOS反相器電壓傳輸特性（VTC）推導：
上式為CMOS上下管需要遵守的規則。
結合上式得到，下圖為CMOS中上官PMOS部分不同柵極輸入電壓下，下管NMOS電流與輸出電壓的關系
為了使NMOS和PMOS的傳輸特性能夠符合上式DC成立，需要根據二者的V-I曲線找到交叉點，使其滿足DC平衡
找到上圖中的DC平衡交叉點，並提取繪制得到CMOS的電壓傳輸特性如下圖，可以看出CMOS的電壓傳輸特性具有再生性
其中res表示呈電阻特性
PMOS和NMOS的電流方向問題：
源極的源是指載流子的起點；漏極的漏是指載流子的終點。載流子從源極出發，穿過溝道，到達漏極，從外部看，載流子最終從漏極漏出去了。顯然，NMOS和PMOS的載流子是不同的，因此導致了令人困惑的電流方向問題。盯住載流子即可，別被電流方向迷惑。
可以簡單地認為，柵極和襯底間的電壓超過閾值後，漏極和源極就接通了，而電流大小則是由柵漏源三極間的電壓決定。因為MOS是對稱結構，所以源極和漏極無區別且可互換。
關於D和S，也就是漏和源，其實是從工藝角度觀察的結果。在MOS中，有兩種載流子，一種是電子，另一種是空穴，標記為N和P。顯然，NMOS的載流子是電子，PMOS的載流子是空穴。NMOS導通後，電子從源極進入溝道，從漏極離開。因為電子的運動方向與電流方向相反，所以電流從NMOS的漏極流向源極。相反地，在PMOS中，雖然空穴也是從源極進入溝道，從漏極離開，但空穴的運動方向與電流方向一致。因此，電流從PMOS的源極流向漏極。
CMOS中，通過上拉網絡和下拉網絡的互斥來保證靜態下無直通電流，即上拉網絡和下拉網絡的導通狀態總是相反。這意味着上拉網絡和下拉網絡存在對偶關系---串聯對並聯。https://blog.csdn.net/weixin_39550410/article/details/110299615
動態邏輯和靜態邏輯的一些理解參考：http://bbs.eetop.cn/forum.php?mod=viewthread&tid=404635&page=1
差分傳輸管邏輯：與靜態CMOS邏輯類似，都能構成門電路，不同的是，CMOS的輸入只用於控制對偶網絡的柵極，而差分傳輸管邏輯中NMOS的柵漏作為輸入，通過下面幾個傳輸邏輯可以總結出：對於NMOS組成的傳輸電路，邏輯表達式與NMOS電路的對應關系如下：以F=AB的NMOS電路圖為例，F由上下NMOS形成的AND門求OR之后得到，F=AB則有F=AB+B(`B)，則可以得到上下AND門的柵極和漏極分別上（B，A），（`B，B） 其他的邏輯電路推導類似。
傳輸門邏輯：結合NMOS強0和PMOS強1的特點，並聯得到
靜態CMOS電路和動態CMOS電路：靜態CMOS電路的輸出節點保持低阻抗，動態電路的輸出存放在高阻抗電路節點的電容上。靜態電路的輸出完全依賴於輸入，輸入不變，則輸出不變，動態電路的輸出不僅依賴於輸入，還與系統動態時鍾相關，若有不滿足的條件，則可以保持原狀態，而不跟隨輸入的變化而變化。
雙穩態電路：鎖存器，寄存器，觸發器等；偶數個反相器串聯能夠實現鎖存功能。
單穩態電路：可用作脈沖發生器
不穩電路：用作VCO壓控振盪器，奇數個帶有延時的反相器可實現一個VCO，延時td，反相器數量N，則振盪周期為2*td*N。*2的原因是當第一個反相器的輸入為高時，該輸入經過td*N后將會被反饋拉低，輸入低時同理，則由高低電平組成的一個周期為2*N*td。
組合邏輯和時序邏輯的區別和聯系
關於觸發器鎖存器以及寄存器的一些博客：
組合邏輯無反饋無記憶，當前的輸出只與當前輸入有關。
時序邏輯由組合邏輯+觸發器組成，有反饋有記憶，當前的輸出不僅與當前輸入有關，還與之前的輸出有關。
鎖存器latch：電平敏感，有反饋，有記憶，當使能信號有效時，輸出透明於輸入，當使能信號無效時，輸出通過反饋接到輸入端來建立雙穩態（這種雙穩態建立方式是靜態的），由於在使能信號有效期間，輸入輸出之間是透明的，因此，輸入的空翻將會引起輸出的跳變，這對后級是致命的，會導致系統的不穩定。latch一般存在於組合邏輯中，在RTL編程過程中，組合邏輯的條件不完備（如：if else語句中的else缺省導致系統需要在缺省處保持原有狀態，或case語句中的賦值不完全，與if-else類似）都會導致latch，同時latch對設計是不友好的，因為在編譯綜合過程中，編譯器可能會將latch優化掉（因為組合邏輯不允許有記憶有反饋，latch的存在會打破這種規則），導致前仿真和后仿真的結果不一致。在組合邏輯中避免ltch的方法有：1、完善輸出的條件，確保沒有輸出到輸入的反饋回路；2、改用時序邏輯來實現，時序邏輯應對這種情況生成的是觸發器，是友好型的存儲邏輯。
觸發器flip-flop：邊沿敏感，有反饋，有記憶，數據的傳輸發生在時鍾信號跳變時（因此需要關注建立時間Ts和保持時間Th等以確保能夠采樣到有效穩定的輸入）。
數字系統的時序分類：信號可以根據它們與本地時鍾的關系來分類，在預先定義好的時鍾周期上翻轉的信號相對於系統時鍾可分為同步的，中等同步的或者近似同步的。反之，可以在任意時間發生翻轉的信號稱為異步信號。
時鍾偏差是由時鍾路徑的靜態不匹配以及時鍾在負載上的差異造成的