今天开始总结数字集成电路。
这本书其实算是本科最难的一本了，细节过多无法卒读，涉及到的知识也非常全面。实际上本科课程安排中并为将其作为重点，我们的课非常水，不知道讲了什么。今天详细总结一下。当时然由于内容过多，无法全部涵盖，只能大致总结，并着重记录定性的结论。涉及到计算之类的问题，就只能略过了。
第五章 COMS反相器
5.1 引言
为什么从第五章开始，原因是这章比较基础，详细学习CMOS反相器后，才能继续看组合电路和时序电路等等。
研究的对象有如下几个指标：成本（复杂性和面积）、完整性和稳定性（静态特性）、性能（动态特性）、能量效率（功耗）。
5.2 静态CMOS反相器——直观综述
课本上的描述：晶体管只不过是一个具有无限关断电阻和有限导通电阻的开关。
以开关来理解，可以推导出其他重要特性：
1、输出高电平和低电平分别为VDD和GND，换言之，电压摆幅等于电源电压。因此噪声容限很大。
2、逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。这里有一个概念叫 无比逻辑
3、稳态时，输出和VDD或GND之间总存在有限电阻的通路。因此一个设计良好的CMOS反相器具有低输出阻抗，这使得它对噪声和干扰不敏感。
4、输入电阻极高。理论上，单个反相器可以驱动无穷个门，或者说有无穷大的扇出。但很快我们发现增加扇出也会增加传播延时。因此扇出不会影响稳态特性，会影 响瞬态特性。
5、忽略漏电流的话，意味着无静态功耗。
之前常用的是NMOS电路，静态功耗不为0，限制了集成度。后来必须转向CMOS。
电压传输特性（VTC）的性质和形状可以通过图解法迭加两管的图像得到。结果是观察到VTC具有非常窄的过渡区。
我们可以把开关特性简化为RC电路，一个快速门的设计是通过减小输出电容或者减小晶体管的导通电阻（增大宽长比）实现的。
5.3 CMOS反相器稳定性的评估——静态特性
5.3.1 开关阈值
开关阈值VM定义是Vin=Vout的点，利用图解法可以看出。
硬要计算的话，书上这里不是很懂，也不想看（估计不会考吧）值得注意的是，这里利用了速度饱和近似，这应该是短沟器件研究中常用的假设（我猜的）
通过计算我们有结论：
1、VM对于器件比值不敏感，这意味着比值的较小变化不会对传输特性产生多大的影响。
2、增加PMOS或者NMOS宽度使得VM分别向VDD和GND移动，这一特性有时候是有用的，因为有一些情景需要不对称的开关阈值。
5.3.2 噪声容限
根据定义，噪声容限是增益等于-1时的反相器工作点。
个人认为这里只需要记概念，计算真的不太会，也没接触过这种。
5.3.3 再谈稳定性
1、器件参数变化
主要是温度影响器件特性。但在CMOS中，温度影响极小，静态门可以在非常宽的温度范围内使用。
2、降低电源电压
前面的推导表明过渡区增益随着电源电压的降低而增大。（这里有点不直观，当然详细的推导没看。。。）
对不同VDD下的VTC的观察发现，即使反相器在电源电压接近它阈值电压时仍然能够很好的工作（这里也有点反常识）
甚至在VDD=0.5V时，只比阈值电压高100mV，过渡区宽度仅仅是电源电压的10%，比2.5V时还小，相当于改善了dc特性。
既然如此，为什么不令所有的数字电路都在这样的低电压下工作呢？
原因如下 ：1、虽然有时可以减小能耗，但必然会增加延时。2、当电源电压和阈值电压相近时，dc特性对器件参数（如阈值）的变化就越来越敏感。3、摆幅减小
当电源电压小到200、100、50mV时，CMOS仍然有开关特性。原因是亚阈值电流。电流值很低决定了响应很慢。
5.4 CMOS反相器的性能：动态特性
前面的分析指出，减小负载电容CL是提高响应速度的关键，所以有必要研究CL的来源。
5.4.1 计算电容值
实际上的手工分析过于复杂，不可能完成。更不用说许多非线性电容。我们只能假设一个集总的电容CL。
按照书上的叙述，该电容有四个来源：
①前级的栅漏电容Cgd
②前级的扩散电容Cdb，是漏和体之间的电容
③连线电容Cw，取决于连线的长度和宽度，以及其他参数有关。
④后级的删电容Cg
关于mos管的电容的问题，我想最后再单独总结一下。
5.4.2 传播延时：一阶分析
严谨的计算式的进行积分。然而求解困难。我们只能利用RC电路近似。
传播延时t = ln2 R C = 0.69 R C
总传播延时是高低和低高两个延时的平均值。
问题：如何优化门的延时？
经过推导，我们知道与电源电压近似无关。但实际上，提高电源电压可以使性能的殴打尽管很小但可以观察到的改善。
书上的图显示，高VDD时，延时对于电源电压的变化较不敏感，但VDD接近2VT时，延时迅速增加。因此如果想要高性能，应避免进入此区间。
另外的影响因素是宽长比（尽量大）、CL（尽量小）。
总结：
①减小CL。
②增加宽长比，这个非常常用。但也会因此增加扩散电容，因而增加CL。
这里有个自载效应的概念：超过一定的限度，增加门的尺寸就不再减少延时。
③提高VDD，这表明设计者可以用能量损耗换取性能。
5.4.3 从设计角度考虑传播延时
从前面推导出的表达式可以得出一些有意义的设计综合考虑原则。最重要的是，他们可以形成确定晶体管尺寸的一般方法。
1、NMOS和PMOS的比
至今我们一直使PMOS较宽，使它的电阻与下拉的NMOS管匹配，这通常要求宽度比为3-3.5.目的是使VTC对称，传播延时对称。
然而这并不意味着这一比值也能得到最小的总传播延时。若对称性要求不严格，那么实际上可能通过减小PMOS器件的宽度来加快速度。
依据是，当PMOS较宽时，会加快从低到高的充电时间，但由于增加了寄生电容，使高到低的放电时间变慢。因此两种效应同时存在的时候，必然会有一个宽度的最优解。
2、考虑性能时反相器尺寸的确定
分析就不详细写了，结论是：
①反相器的本征延时与门的尺寸无关，而取决于工艺及反相器的版图。无负载时，门的驱动能力完全为随之增加的电容所抵消。
②使尺寸系数S无穷大，会消除外部负载的影响。
但无限增大带来的好处会很小，增大到一定程度就可以。
3、确定反相器链的尺寸
虽然加大反相器的尺寸可以减小延时。但这也加大了它的输入电容。如果孤立地确定门的尺寸而不考虑它对前级门延时的影响，则纯粹是一种脱离实际的研究。
问题在于，一个门在实际环境中如何确定它的最优尺寸。一个简单的反相器链是一个好的研究方法。
通过推导，发现反相器延时只取决于 外部负载电容 与 输入电容 之间的比值。这一比值称为等效扇出。
进一步计算发现，没一个反向器的最优尺寸是与它相邻的前后两个反向器尺寸的几何平均数，这意味着每个反相器的尺寸都相对于它前面的反相器的尺寸放大相同的倍数f，即每个反相器具有相同的等效扇出，因此也具有相同的延时。
结果为 f = （CL/Cg1）的N分之一次。
令F = CL/Cg1， 则 f = F的N分之一。
4、选择正确的反相器级数
对原式的N微分，取极值。过程略，通常选择级数为4
5、输入信号的上升-下降时间
之前的研究都假设了反相器的输入信号是突然从GND到VDD的，且过程中只有一个导通。
但实际上，输入信号是逐渐变化的，两管也存在同时导通的时间。这会影响到充放电总电流，从而影响传播延时。
实际设计中，保持输入信号上升时间小于等于门的传播延时是很有利的。使信号的上升和下降时间较小，并具有接近相等的值，是高性能设计的主要挑战之一。称为斜率工程设计。
6、存在长互连线时的延时
先略。。。
5.5 功耗、能量和能量延时
5.5.1 动态功耗
1、充放电电容引起的动态功耗
通过推导，可得一次充放电消耗的总能量为C*VDD²
储存在电容上和消耗在管子中的能量相等，都是1/2.可以发现这些值与电阻大小无关。
因此功率就等于该值乘以每秒CMOS门的 翻转次数。
在降低功耗的考虑中，我们会首先想到降低电源电压，当然并不能无限度的减小。所以也会考虑减小电容。
降低开关活动性也是方法，这是逻辑层面的。
假定我们必须降低能耗且保持性能受损比较小，那么一个好的办法是降低电源电压。前面已知降低电源电压会损坏性能，增加延时。因此我们增大尺寸来补偿性能。
但这样也会有极限，因为增大尺寸会增加电容，最后又会增加功耗。
例题就不看了，记一下例题的结论：
①改变尺寸并且降低电源电压，是减小一个逻辑电路能耗的有效方法。对于具有较大的等效扇出的电路尤为如此。
②在最优值之外过多的加大晶体管尺寸会付出较大的代价。
③考虑能量时的最优尺寸，小于考虑性能时的最优尺寸系数。
2、直流通路引起的功耗
产生的原因是，输入波形的不为无穷大的斜率。此时，两管会同时导通。
电流与负载电容有关。对于大的负载电容，输出变化，来不及产生漏电流。对于小的负载电容，易于产生漏电流。
可知，使输出的上升时间 大于 输入的上升时间，可以使短路功耗减到最小。但此时间太大，又会降低电路的速度，同时在下一级引起短路电流。
短路电流功耗可以通过使输入和输出信号的上升/下降时间匹配来达到最小，整个电路层次上，这意味着所有信号的上升/下降信号应当保持在一定范围内不变。
5.5.2 静态功耗
理想情况下此值为0，但实际中是存在的。
然而，此值与温度有关，在高温下，此值会迅速增大。要防止烧坏，只能限制功耗，或使用能支持有效散热的封装。
漏电流的一个越来越突出的来源是，亚阈值电流。为了减小这一效应，应该使阈值电压尽可能高。标准工艺的阈值电压从未小于0.5-0.6V，有时甚至有0.75V。
随着尺寸的缩小，电源电压降低。我们知道如果电源电压降低，阈值电压不变，会造成性能的严重损失。
因此，阈值电压的选择中存在着 性能和静态功耗的权衡取舍。
5.5.3 综合考虑
可知CMOS反相器的功耗是三部分的总和。
目前主要是电容功耗。
1、功耗-延时积或每操作的能量损耗
功耗-延时积（PDP） = Pav*t, 假设这个门以最大速率反转，可知此值为CLV²/2，代表每次反转消耗的能量。
2、能量-延时积
PDP衡量了开关这个门所需要的能量。
更合适的指标应该是，把性能和能量的度量放在一起考虑。
能量-延时积（EDP）就是这样的指标：EDP = PDP * tp，
高电源电压会增加PDP，但会减小tp，体现了折中。
5.6 综述：工艺尺寸缩小及其对反相器衡量指标的影响
说实话，没看懂（）
5.7 小结
本章关系很乱。试着整理一下：
我们关心的几个方面有 VTC特性、延时、功耗、
我们能够控制的几个因素有 宽长比、器件宽度比、电源电压、
降低电源电压时，VTC特性可能会变好，但VDD过小时，会变得比较差。
降低电源电压时，必然会增加延时。
高VDD时，延时变化不明显，但VDD＜2VT时，延时迅速增加。
小的CL可以改善延时
大的宽长比可以改善延时，主要是因为改善了电阻。但过大的尺寸又会增加电容，又增加了延时。
器件宽长比的比值也会影响延时，当然这也影响VTC特性，要取折中。
理论上尺寸增大，本征延时不变。考虑外部电容时，尺寸无限大时可消除外部影响。
但增大尺寸又会增加输入电容，影响电路中管子的延时，就有了对反相器链的讨论。
对于功耗，CV²可知，减小电容的VDD可以减小功耗。
改变尺寸并且降低电源电压，是减小一个逻辑电路能耗的有效方法。
对于静态功耗，VT中存在性能和功耗的取舍。
大概就这些，还需要反复熟练。