前言
EDF文件可以直接導入Vivado，而無需Verilog源文件。
好處：
（1） 避免沙雕隊友修改源代碼，則可以直接提交EDF網表文件。
（2） 避免用戶剽竊勞動成果。
（3） 對於無需更改的設計復用，直接用EDF網表會賊方便。
軟件版本：Vivado2018.3
流程
- 生成EDF網表文件
（1）設置需提交的源代碼的最頂層為TOP層。可以看到內部調用了2個IP塊。
（2）在設置選項的綜合設置中選中打平整個設計，防止別人看到模塊層次。
設置-mode out_of_context屬性，表示在該級不插入任何I/O BUFFERs。
然后運行綜合。
（3）tcl控制台輸入，導出空殼引腳描述文件。輸出文件名跟頂層名一致。
write_verilog -mode synth_stub F: /clk_top.v
（4）tcl控制台輸入，導出綜合后的網表文件。
若不含Xilinx IP則可通過如下命令生成edf文件：
write_edif F: /clk_top.edf
若含Xilinx IP則需通過如下命令生成edf文件：
write_edif -security_mode all F: / clk_top.edf
可以看到在F盤下生成了相關v和edf文件。
- 使用EDF網表文件
（1） 在新工程中導入空殼v文件及edf網表文件並在top層例化（需要例化的地方例化）。
（2） 直接綜合適配綁定管腳即可。查看適配結果，可以看到已經適配布線完成。
以上。