Vivado生成edf文件

　　https://china.xilinx.com/support/answers/54074.html

 　  綜合完成后會跳出個框框，選擇open synthesis

　　write_edif module.edf

　　write_verilog -mode port module_stub.v(Vivado2015.3)

　　write_verilog -mode synth_stub module_stub.v(Vivado2016.3)

　　注意需要先將這個模塊進行綜合后才可使用以上命令。