文章大部分引自：（https://blog.csdn.net/qq_29350001/article/details/50904312）
一、PCB差分布線
二、差分信號：
2.1 定義
差分傳輸是一種信號傳輸的技術，區別於傳統的一根信號線一根地線的做法，差分傳輸在這兩根線上都傳輸信號，這兩個信號的振幅相同，相位相反。在這兩根線上的傳輸的信號就是差分信號。信號接收端比較這兩個電壓的差值來判斷發送端發送的是邏輯0還是邏輯1。在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
一般類型有：USB、以太網、PCIE、SATA、RS485、RS422、HDMI、LVDS
常用對有：+/- PM/PN TXN/TXP
2.2 差分信號與單端走線的比較
差分信號與傳統的一根信號線一根地線（即單端信號）走線的做法相比，其優缺點分別是：
優點：
- 抗干擾能力強。干擾噪聲一般會等值、同時的被加載到兩根信號線上，而其差值為0，即，噪聲對信號的邏輯意義不產生影響。
- 能有效抑制電磁干擾（EMI）。由於兩根線靠得很近且信號幅值相等，這兩根線與地線之間的耦合電磁場的幅值也相等，同時他們的信號極性相反，其電磁場將相互抵消。因此對外界的電磁干擾也小。
- 時序定位准確。差分信號的接收端是兩根線上的信號幅值之差發生正負跳變的點，作為判斷邏輯0/1跳變的點的。而普通單端信號以閾值電壓作為信號邏輯0/1的跳變點，受閾值電壓與信號幅值電壓之比的影響較大，不適合低幅度的信號。
缺點：
- 若電路板的面積非常吃緊，單端信號可以只有一根信號線，地線走地平面，而差分信號一定要走兩根等長、等寬、緊密靠近、且在同一層面的線。這樣的情況常常發生在芯片的管腳間距很小，以至於只能穿過一根走線的情況下。
（So，差分信號要優先布線）
2.3 關於差分的五個常見誤區
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對於類似地彈以及其它可能存在於電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消並不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿着電感最小的回路進行回流，最大的區別在於差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。
在PCB 電路設計中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在於地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI 輻射，這種做法弊大於利。
所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區域）。比如主板設計中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號的下面是個完整地平面或電源平面。
誤區二：認為保持等間距比匹配線長更重要。在實際的PCB 布線中，往往不能同時滿足差分設計的要求。由於管腳分布，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行，其實間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時序的影響要大得多。再從理論分析來看，間距不一致雖然會導致差分阻抗發生變化，但因為差分對之間的耦合本身就不顯着，所以阻抗變化范圍也是很小的，通常在10%以內，只相當於一個過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配，除了時序上會發生偏移，還給差分信號中引入了共模的成分，降低信號的質量，增加了EMI。
可以這么說，PCB 差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。同時為了彌補阻抗的匹配可以采用接收端差分線對之間加一匹配電阻。其值應等於差分阻抗的值。這樣信號品質會好些。
所以建議如下兩點：
（A）使用終端電阻實現對差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統也需要此終端電阻來產生正常工作的差分電壓；
（B）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時也可使用兩個阻值各為50Ω的電阻，並在中間通過一個電容接地，以濾去共模噪聲。
通常對於差分信號的CLOCK等要求等長的匹配要求是+/-10mils之內。
誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強耦合達到抗干擾和抑制EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨着距離呈平方關系遞減的，一般線間距超過4 倍線寬時，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G 以上）IC 封裝PCB 設計中經常會用采用，被稱為CPW 結構，可以保證嚴格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經達到60dB，足以滿足FCC 的電磁輻射標准，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。
誤區四：差分曼切斯特編碼並不是差分信號的一種，它指的是用在每一位開始時的電平跳變來表示邏輯狀態"0"，不跳變來表示邏輯狀態"1"。但每一位中間的跳變是用來做同步時鍾，沒有邏輯意義。
誤區五：雙絞線上面走的不一定是差分信號，單端信號在雙絞線上的電磁輻射也比平行走線的輻射小。
三、USB中的差分信號
USB2．0協議定義由兩根差分信號線(D 、D-)傳輸高速數字信號，最高的傳輸速率為480 Mbps。差分信號線上的差分電壓為400 mV，差分阻抗(Zdiff)為90(1±O．1)Ω。在設計PCB板時，控制差分信號線的差分阻抗對高速數字信號的完整性是非常重要的，因為差分阻抗影響差分信號的眼圖、信號帶寬、信號抖動和信號線上的干擾電壓。由於不同軟件測量存在一定偏差，所以一般我們都是要求控制在80Ω至100Ω間。
在設計USB電路時，最關注的信號有：
- 數據傳輸信號DP\DM：高速差分信號，容易受到外界噪聲的干擾，影響信號的傳輸質量。
- 供電信號VBUS：供電信號引腳上的電源紋波會對數據傳輸信號產生很大的干擾，因此必須經過濾波。而且接地信號也要經過濾波，減少干擾。
3.1 USB2．0接口差分信號線設計
差分線由兩根平行繪制在PCB板表層(頂層或底層)發生邊緣耦合效應的微帶線(Microstrip)組成的，其阻抗由兩根微帶線的阻抗及其和決定，而微帶線的阻抗(Zo)由微帶線線寬(W)、微帶線走線的銅皮厚度(T)、微帶線到最近參考平面的距離(H)以及PCB板材料的介電常數(Er)決定，其計算公式為：Zo={87/sqrt(Er 1．41)]}ln[5．98H/(0．8W T)]。影響差分線阻抗的主要參數為微帶線阻抗和兩根微帶線的線間距(S)。當兩根微帶線的線間距增加時，差分線的耦合效應減弱，差分阻抗增大；線間距減少時，差分線的耦合效應增強，差分阻抗減小。差分線阻抗的計算公式為：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微帶線和差分線的計算公式在0.1<W/H<2．0以及0．2<S/H<3．0的情況下成立。為了獲得比較理想的信號質量和傳輸特性，高速USB2．0設備要求PCB板的疊層數至少為4層，可以選擇的疊層方案為：頂層(信號層)、地層、電源層和底層(信號層)。不推薦在中間層走信號線，以免分割地層和電源層的完整性。普通PCB板的板厚為1．6 mm，信號層上的差分線到最近參考平面的距離H大約為11mil，走線的銅皮厚度T大約為O．65mil，填充材料一般為FR-4，介電常數Er為4．2。在H、T和Er已確定的條件下，由差分線2D阻抗模型以及微帶線和差分線阻抗計算公式可以得到合適的線寬W和線間距S。當W=16mil，S=7mil時，Zdiff=87Ω。但通過上述公式來推導合適的走線尺寸的計算過程比較復雜，借助PCB阻抗控制設計軟件Polar可以很方便的得到合適的結果，由Polar可以得到當W=11mil，S=5mil時，Zdiff=92.2Ω。
在差分線對中，正負兩邊都必須始終在相同的環境下沿着傳輸路徑傳送。正負兩邊必須緊靠在一起，以使正負信號經由這些信號上相應點的電磁場而彼此耦合。差分線對是對稱的，因此它們的環境也必須對稱。
3.2 USB布線注意事項
（1）如下圖所示，USB信號線不能跨越多個參考地（或電源）平面。
（2）如下圖所示，DP/DM差分信號線盡可能並行走線，走線應盡量短，等長等距等線寬，盡量少換層。
（3）如下圖所示，。DP/DM信號線上應避免產生分支，如果分支不可避免，分支長度不能超過200mils。
（4）USB信號線必須在參考平面的相鄰層走線，而且盡可能少走孔或者拐彎，這樣會導致阻抗不連續，產生不必要的反射，如果存在過孔，過孔前后的走線必須參考同一信號平面；
（5）在布線需要90度拐彎的地方，用兩個45度來代替，這樣可以減少阻抗不匹配，較少反射。
（6）不要在晶體（無源），晶振（有源），時鍾器件（例如外置PLL，時鍾Buffer等），或磁性器件（如電感、磁珠等）下面走線，並且盡可能遠離以上器件。
（7）為了避免串擾，高速時鍾或者周期信號不要與DP/DM並行走線，建議DP/DM離高速時鍾信號線的距離控制在50mils以上。
（8）同樣是為了避免串擾，DP/DM與其他並行信號線的距離盡可能控制在20mils以上。
（9）DP/DM信號線離參考平面邊沿的距離盡可能服從20*h規則；即信號線離參考平面邊沿的距離不能小於（信號線與參考平面之間的）高度的20倍。例如信號線離參考平面的高度為4.5mils，那么信號線里參考平面的邊沿不能小於90mils。
（10）盡可能將DP/DM的差分阻抗值控制在90歐姆，建議保持線距和線寬一致，並且都不小於8mils。
3.3 USB2.0總線接口端電源線和地線設計
USB接口有5個端點，分別為：USB電源(VBUS)、D-、D 、信號地(GND)和保護地(SHIELD)。上面已經介紹過如何設計D 、D-差分信號了，正確設計USB總線電源、信號地和保護地對USB系統的正常工作也是同樣重要的。
USB電源線電壓為5 V，提供的最大電流為500mA，應將電源線布置在靠近電源層的信號層上，而不是布置在與USB差分線所在的相同層上，線寬應在30 mil以上，以減少它對差分信號線的干擾。現在很多廠家的USB從控制芯片工作電壓為3．3 V，當其工作在總線供電模式時，需要3．3～5 V的電源轉換芯片，電源轉換芯片的輸出端應盡量靠近USB芯片的電壓輸入端，並且電源轉換芯片的輸入和輸出端都應加大容量電容並聯小容量電容進行濾波。當USB從控制芯片工作在自供電的模式時，USB電源線可以串聯一個大電阻接到地。
USB接口的信號地應與PCB板上的信號地接觸良好，保護地可以放置在PCB板的任何一層上，它和信號地分割開，兩個地之間可以用一個大電阻並聯一個耐壓值較高的電容，
保護地和信號地之間的間距不應小於25mil，以減少兩個地之間的邊緣耦合作用。保護地不要大面積覆銅，一根100mli寬度的銅箔線就已能滿足保護地的功能需要了。
在繪制USB電源線、信號地和保護地時，應注意以下幾點：
①USB插座的1、2、3、4腳應在信號地的包圍范圍內，而不是在保護地的包圍范圍內。
②USB差分信號線和其他信號線在走線的時候不應與保護地層出現交疊。
③電源層和信號地層在覆銅的時候要注意不應與保護地層出現交疊。
④電源層要比信號地層內縮20D，D為電源層與信號地層之間的距離。
⑤如果差分線所在層的信號地需要大面積覆銅，注意信號地與差分線之間要保證35 mil以上的間距，以免覆銅后降低差分線的阻抗。
⑥在其他信號層可以放置一些具有信號地屬性的過孔，增加信號地的連接性，縮短信號電流回流路徑。
⑦在USB總線的電源線和PCB板的電源線上，可以加磁珠增加電源的抗干擾能力。
3.4差分信號布線注意事項：
①在元件布局時，應將USB2.0芯片放置在離地層最近的信號層，並盡量靠近USB插座，縮短差分線走線距離。
②差分線上不應加磁珠或者電容等濾波措施，否則會嚴重影響差分線的阻抗。
③如果USB2.0接口芯片需串聯端電阻或者D 線接上拉電阻時．務必將這些電阻盡可能的靠近芯片放置。
④將USB2.0差分信號線布在離地層最近的信號層。
⑤在繪制PCB板上其他信號線之前，應完成USB2．0差分線和其他差分線的布線。
⑥保持USB2.0差分線下端地層完整性，如果分割差分線下端的地層，會造成差分線阻抗的不連續性，並會增加外部噪聲對差分線的影響。
⑦在USB2．0差分線的布線過程中，應避免在差分線上放置過孔(via)，過孔會造成差分線阻抗失調。如果必須要通過放置過孔才能完成差分線的布線，那么應盡量使用小尺寸的過孔，並保持USB2．0差分線在一個信號層上。
⑧保證差分線的線間距在走線過程中的一致性，使用Cadence繪圖時可以用shove保證，但在使用Protel繪圖時要特別注意。如果在走線過程中差分線的間距發生改變，會造成差分線阻抗的不連續性。
⑨在繪制差分線的過程中，使用45°彎角或圓弧彎角來代替90°彎角，並盡量在差分線周圍的150 mil范圍內不要走其他的信號線，特別是邊沿比較陡峭的數字信號線更加要注意其走線不能影響USB差分線。
⑩差分線要盡量等長，如果兩根線長度相差較大時，可以繪制蛇行線增加短線長度。
3.5 圖文說明
（1） 在元件布局時，盡量使差分線路最短，以縮短差分線走線距離（√為合理的方式，×為不合理方式）；
（2）優先繪制差分線，一對差分線上盡量不要超過兩對過孔（過孔會增加線路的寄生電感，從而影響線路的信號完整性），且需對稱放置（√為合理的方式，×為不合理方式）；
（3）對稱平行走線，這樣能保證兩根線緊耦合，避免90°走線，弧形或45°均是較好的走線方式（√為合理的方式，×為不合理方式）；
（4）差分串接阻容，測試點，上下拉電阻的擺放（√為合理的方式，×為不合理方式）；
（5） 由於管腳分布、過孔、以及走線空間等因素存在使得差分線長易不匹配，而線長一旦不匹配，時序會發生偏移，還會引入共模干擾，降低信號質量。所以，相應的要對差分對不匹配的情況作出補償，使其線長匹配，長度差通常控制在5mil以內，補償原則是哪里出現長度差補償哪里.
四、阻值匹配
阻抗計算工具： Polar CITS25
PCB導線所"流通"的"訊號"傳輸時所受到的阻力（即波沿傳輸線路傳輸時電壓和電流的比值），另稱為"特性阻 抗"，代表符號為Z0.
4.1 軟件下載：
例子：
我們用一對 0.006 英寸寬， 1/2 盎司銅厚，間距為 0.01 英寸， FR4 材料作襯底，離地線層 0.005 英寸 （微帶方式）的差分信號走線的差分阻抗計算作為例子，銅的厚度 T 為 0.7/1000 英寸。下圖顯示了各參數。
（單位換算：1Mil=千分之一英寸，約等於0.0254毫米；1 盎司 = 0.0014 英寸=0.7 mil）
- H:介質厚度(PP片或者板材,不包括銅厚) （5）
- W:阻抗線下線寬(W2=W1-0.5MIL) （6）
- W1:阻抗線上線寬(客戶要求的線寬) （6）
- S:阻抗線間距(客戶原稿) （10）
- T:成品銅厚 （0.7）
- Er1:PP片的介電常數(板材為:4.5 P片4.2) （4.2）
4.2 軟件各個界面含義
該軟件跟上面軟件不同，但是參數差不多，僅供參考。如果想下載下面的軟件，參看：PCB特征阻抗計算神器Polar SI9000安裝及破解指南
（1） 外層單端:Coated Microstrip 1B
- H1:介質厚度(PP片或者板材,不包括銅厚)
- Er1:PP片的介電常數(板材為:4.5 P片4.2)
- W1:阻抗線上線寬(客戶要求的線寬)
- W2:阻抗線下線寬(W2=W1-0.5MIL)
- T1:成品銅厚
- C1:基材的綠油厚度(我司按0.8MIL)
- C2:銅皮或走線上的綠油厚度(0.5MIL)
- Cer:綠油的介電常數(我司按3.3MIL)
- Zo:由上面的參數計算出來的理論阻值
（2）外層差分:Edge-Coupled Coated Microstrip 1B（重點）
- H1:介質厚度(PP片或者板材,不包括銅厚)
- Er1:PP片的介電常數(板材為:4.5 P片4.2)
- W1:阻抗線上線寬(客戶要求的線寬)
- W2:阻抗線下線寬(W2=W1-0.5MIL)
- S1:阻抗線間距(客戶原稿)
- T1:成品銅厚
- C1:基材的綠油厚度(我司按0.8MIL)
- C2:銅皮或走線上的綠油厚度(0.5MIL)
- C3:基材上面的綠油厚度(0.50MIL)
- Cer:綠油的介電常數(我司按3.3MIL)
（3）內層單端:Offset Stripline 1B1A
- H1:介質厚度(PP片或者光板,不包括銅厚)
- Er1:H1厚度PP片的介電常數(P片4.2MIL)
- H2:介質厚度(PP片或者光板,不包括銅厚)
- Er2:H2厚度PP片的介電常數(P片4.2MIL)
- W1:阻抗線上線寬(客戶要求的線寬)
- W2:阻抗線下線寬(W2=W1-0.5MIL)
- T1:成品銅厚
- Zo:由上面的參數計算出來的理論阻值
（4）內層差分:Edge-Couled Offset Stripline 1B1A
- H1:介質厚度(PP片或者光板,不包括銅厚)
- Er1:H1厚度PP片的介電常數(P片4.2MIL)
- H2:介質厚度(PP片或者光板,不包括銅厚)
- Er2:H2厚度PP片的介電常數(P片4.2MIL)
- W1:阻抗線上線寬(客戶要求的線寬)
- W2:阻抗線下線寬(W2=W1-0.5MIL)
- S1:客戶要求的線距
- T1:成品銅厚
- Zo:由上面的參數計算出來的理論阻值
（5）外層單端共面地:Coated Coplanar Waveguide With Ground 1B
- H1:介質厚度(PP片或者板材,不包括銅厚)
- Er1:PP片的介電常數(板材為:4.5 P片4.2)
- W1:阻抗線上線寬(客戶要求的線寬)
- W2:阻抗線下線寬(W2=W1-0.5MIL)
- D1:阻抗線到兩邊銅皮的距離
- T1:成品銅厚
- C1:基材的綠油厚度(我司按0.8MIL)
- C2:銅皮或走線上的綠油厚度(0.5MIL)
- Cer:綠油的介電常數(我司按3.3MIL)
- Zo:由上面的參數計算出來的理論阻值
（6）外層差分共面地:Diff Coated Coplanar Waveguide With Ground 1B
H1:介質厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:阻抗線間距(客戶原稿)
D1:阻抗線到銅皮的距離
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
C3:基材上面的綠油厚度(0.50MIL)
Cer:綠油的介電常數(我司按3.3MIL)
Zo:由上面的參數計算出來的理論阻值
4.2 阻抗匹配
參看：PCB阻抗設計參考 、 PCB跡線的阻抗控制技術 、 PCB阻抗匹配總結
阻抗大小與 差分線的線寬、線間距、介質厚度、成品銅厚、介電常數、疊層結構 等有關。
差分線的線寬、線間距，這些都是在 PCB 規則里設置好的。為什么要設置成線寬 6 mil，間距 8 mil 等等這樣的要求，除了與制版價格有關，它還和阻抗大小有關的！！
4.2.1 線寬、線距設置
線寬：（最小線寬 5mil）
差分線間距：（差分線最小間距 10mil）
其他信號線間距：（最小線寬 7.5mil）
4.2.2 查看板卡厚度和疊層結構
在 Design--Layer Stack Manager—thickness
4.3 阻抗相關參數說明
（1）銅層厚度
銅層厚度代表了 PCB 跡線的高度 T。內層銅箔通常情況下用到 1 OZ（厚度為 35 微米），也有在電源層要流過大電流時用到 2OZ（厚度為 70 微米）。外層銅箔常用 1/2 OZ(18 微米)，但由於經過板鍍和圖形電鍍最終成品外層銅厚將達到48 微米（實際計算時用該值），設計成其他銅厚將較難控制銅厚厚度公差。若外層使用 1OZ銅箔，則最終銅厚將達到 65 微米。
（2） PCB 板跡線的上下線寬
由於側蝕的影響， PCB 跡線的截面為一梯形，上下線寬差距以 1mil 來計算，其中下線寬=要求線寬，而上線寬=要求線寬-1mil。
（3） 阻焊層
阻焊層厚度按 10um 為准（選擇蓋阻焊模式），但有機印后將會有所增厚，但其變化將基本不會帶來阻抗值的變化。
（4） 介質厚度
常用板材（芯板）： (mm OZ/OZ *表示其數值為不包括銅箔厚度的芯板厚度)
0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/1
0.51* 1/1 0.71* 1/1 0.80* 1/1
1.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/2
2.0 1/1 2.0 2/2 2.4 1/1 3.0 1/1 3.2 1/1
芯板在計算控制阻抗時的實際厚度：
常用半固化片： (mm/mil)
7628： 0.175/6.9
2116： 0.11/4.3
1080： 0.066/2.6
實際計算厚度時注意半固化片隨着兩面線路結構不同而有所不同：（mil）
其中 GND 層包括銅面積占 80%以上的線路層。如果介質在 HOZ 和 1OZ 銅箔之間，其厚度按 HOZ 情況計算。
（5） 介電常數
● Er 的值是線路板材質的絕緣常數（介電常數）， 它對於線路的特性阻抗值而言是一個重要的組成部分。設計廠商因此有時會指定跡線阻抗值並依賴於線路板制造商來控制流程，以使跡線阻抗滿足設計廠商指定的技術規范。
● 跡線的控制阻抗與板材介電常數的平房根成反比。
● 通過板材供應商提供的板材阻抗范圍為 4.2~5.2，而 POLAR 公司建議單端采用 4.2，而差分若兩線間距小會有所影響則建議采用 4.7。
● 根據一年多來各阻抗實驗及生產板，我公司選用 4.2 進行計算能符合要求。
● 由於介電常數與板材型號和信號頻率有相關性， 請設計人員能充分考慮該影響。如：高頻板材有介電常數 2.5 等。
4.4 輸線阻抗控制典型應用總結
我們的制版要求，如果需要差分阻抗，一般會有這幾個選項：
層數：4
板厚1.6mm，整板噴錫工藝。
阻抗匹配 目錄中的圖片信號需要100歐姆差分阻抗匹配。
則 1.6mm 厚度的 4 層 PCB 板加工，建議做阻抗設計的時候按照 1.5mm 厚度進行設計，剩下 0.1mm 厚度留給工廠作為其他工藝要求用（后制成厚度，綠油、絲印等）。
板厚 1.5mm（采用 1.2 35/35 的芯板，其余兩個介質層為 2116）。
- L1/L4 層差分信號(阻抗控制為 100Ω)的線寬/間距可以為 5/5、 5/6、 6/7、 6/8、 6/9(mil/mil)
- L1/L4 層差分信號(阻抗控制為 75Ω)的線寬/間距可以為 10/7、 10/6、 11/9、 11/10、10/11(mil/mil)
L1 和 L2 層、 L3 和 L4 層之間的介質層用 2116，模式為 Copper/Gnd(HOZ)， 所以 厚度 H=4.6mil，介電常數為 4.5，外層銅厚為 1OZ(1.9mil)。
實際板厚： 0.01+0.048+0.12+1.2+0.12+0.048+0.01=1.556mm。
注 1：此處差分信號表示方式線寬/間距中的間距指的是兩條差分線內側邊到邊的距離，在 Allegro 中設置布線規則中也使用內側邊到邊的距離， 但在有些參考中用的是兩條差分線中心到中心的距離， 在應用時要注意加以區別。 例： 8/8(mil/mil)的差分線如果間距是用內側邊到邊的距離表示，則差分線中心到中的間距表示為 8/16(mil/mil)。
注 2： 實際板厚計算中 0.01 代表的時 PCB 板表面的阻焊層， 阻焊層不會影響控制阻抗，單會影響 PCB 板的整體厚度。
其他層自行查看，不過層結構值得看一下：
- 四層板：最常用的信號疊層順序為 Sig/Gnd/Power/Sig
- 六層板：較容易實現阻抗控制的的信號疊層順序為 Sig/Gnd/Sig/Sig/Power/Sig
- 六層板：還有一種結構不對稱的疊層順序經常用道： Sig/Gnd/Sig/Gnd/Power/Sig
- 八層板：對稱結構Sig/Gnd/Sig/Gnd/Power/Sig/Gnd/Sig
- 十層板：信號順序 Sig/Gnd/Sig/Sig/Gnd/Gnd/Sig/Sig/Gnd/Sig(結構對稱)
- 十二層板：信號順序Sig/Gnd/Sig/Gnd/Sig/Gnd/Gnd/Sig/Gnd/Sig/Gnd/Sig
或參看：Altium Designer -- PCB 疊層設計4.5 總結
阻抗計算參數與阻抗影響關系：
- H介質層厚度 H與Zo成正比，H值越大，Zo越大；
- W1線寬 W1與Zo成反比，W1值越大，Zo越小；
- T 銅厚 T與Zo成反比，T值越大，Zo越小；
- Er 介電常數 Er與Zo成反比，Er值越大，Zo越小；
- S差動阻抗線間距 S與Zo成正比，S值越大，Zo越大；
主要通過下面的途徑對阻抗設計進行微調：
◆ 調整阻抗控制線寬、間距； ◆ 調整介質層厚度