verilog仿真文件編寫

本文轉載自查看原文 2018-05-13 17:11 5152 Verilog

verilog仿真文件大概框架：

·timescale 1ns/1ps           //但需要時間
module   xxx_tb();        //仿真文件不需要輸入和輸出，
intput clk;
reg   [width:0]  xx;             //根據需求定義激勵及位寬度

initial
    begin

    #xx   ......        //用延時命令
    $stop;             //系統命令，停止仿真
    end
............................        //實例化模塊；

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