Verilog仿真時鍾

一、變量初始化

變量初始化的基本原則為：可綜合代碼中完成內部變量的初始化，Testbench中完成可綜合代碼所需的各類接口信號的初始化。

初始化的方法有兩種：一種是通過initial語句塊初始化；另一種是在定義時直接初始化。

當initial語句塊中有多條語句時，需要用begin…end或者fork…join語句。

直接初始化，如：reg [7:0] cnt = 8'b00000000;

二、時鍾信號的產生

1、普通時鍾信號：

a. 基於initial語句的方法：

parameter clk_period = 10;
reg clk;
initial begin
    clk = 0;
    forever
        #(clk_period/2) clk = ~clk;
end

b. 基於always語句的方法：

parameter clk_period = 10;
reg clk;
initial
    clk = 0;
always #(clk_period/2) clk = ~clk;

2、自定義占空比的時鍾信號：

parameter High_time = 5,Low_time = 20;
// 占空比為High_time/(High_time+Low_time)
reg clk;
always begin
    clk = 1;
    #High_time;
    clk = 0;
    #Low_time;
end

3、相位偏移的時鍾信號：

parameter High_time = 5,Low_time = 20,pshift_time = 2;
// 相位偏移為360*pshift_time/(High_time+Low_time)
reg clk_a;
wire clk_b;
always begin
    clk_a = 1;
    #High_time;
    clk_a = 0;
    #Low_time;
end
assign #pshift_time clk_b = clk_a;

4、固定數目的時鍾信號：

parameter clk_cnt = 5, clk_period = 2;
reg clk;
initial begin
    clk = 0;
    repeat(clk_cnt)
        #(clk_period/2) clk = ~clk;
end

三、復位信號的產生

1、異步復位信號：

parameter rst_repiod = 100;
reg rst_n;
initial begin
    rst_n = 0;
    #rst_repiod;
    rst_n = 1;
end

2、同步復位信號：

parameter rst_repiod = 100;
reg rst_n;
initial begin
    rst_n = 1;
    @(posedge clk)
    rst_n = 0;
    #rst_repiod;
    rst_n = 1;
end