1. 4階m序列生成器
Simulink模型如下：
其中，可以在Unit Delay屬性中設置初始值為1000，由於Unit Delay輸出為double，所以要將其轉為Boolean以便進行模二加運算，使用XOR實現。
下面分別是最后一級和所有級的輸出波形，可以看出，與上面的是一致的。
Verilog實現
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 11:02:17 05/01/2012
// Design Name:
// Module Name: PNcode
// Project Name:
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module PNcode(
clk,
rst,
PNstate,
PNout
);
input clk;
input rst;
output PNstate;
output PNout;
// PN code n = 4, f(x) = 1 + x + x^4
parameter order = 4;
reg PNout = 0;
reg [order-1 : 0] PNstate = 0;
always @ (posedge clk)
if(rst == 1)
begin
PNout <= 0;
PNstate <= 4'b1000; // PN seed = b1000
end
else
begin
PNout <= PNstate[0];
PNstate <= {PNstate[3]+PNstate[0], PNstate[3:1]};
end
endmodule
測試文件：
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 14:37:43 05/01/2012
// Design Name: PNcode
// Module Name: E:/me/CAST/Project/FPGAcomm/PNcode/PNcode_tb.v
// Project Name: PNcode
//
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module PNcode_tb;
// Inputs
reg clk;
reg rst;
// Outputs
wire [3:0] PNstate;
wire PNout;
// Instantiate the Unit Under Test (UUT)
PNcode uut (
.clk(clk),
.rst(rst),
.PNstate(PNstate),
.PNout(PNout)
);
initial begin
// Initialize Inputs
clk = 0;
rst = 1;
// Wait 100 ns for global reset to finish
#100;
rst = 0;
// Add stimulus here
end
always begin
forever #10 clk = !clk;
end
endmodule
clk使用一個單獨的always模塊
輸出序列：0 0 0 1 1 1 1 0 1 0 1 1 0 0 1 0 0 0 1
2. 8階m序列生成器，初始全為1
