使用過Cadence也有一段時間了，現在對其原理圖工具的使用做一小結。
1、多張Page頁面時，信號的連接
對於較復雜的設計，一般都會將整個設計細分成各個模塊來設計，以便於閱讀和管理，這時就會用到多張Page頁面。在Capture CIS中，用於信號連接的有三種：網絡標號、Hierarchical Port、Off-Page Connector。它們的應用場合各不相同，網絡標號通常用於當前Page中的信號連接；Hierarchical Port用於層次設計時各層信號的連接；而Off-Page Connector則是用於平坦式設計時的不同Page間信號的連接。它們雖然可以通用，但是不注意的話就容易出問題，比如：將Hierarchical Port用於平坦式電路設計的不同Page信號的連接，雖然也可以用，但是必須保證所連接信號的端口類型一致，如：當前Page中的CLK信號用了該類型端口，為Input（或Output）類型，那么在其他Page中的該CLK信號也必須為Input（或Output）類型的，否則就會出錯。但是，如果用Off-Page Connector的話，就不會有這樣的區分，不會出錯，推薦使用。
因此，為了保證設計的准確，建議還是要遵守原理圖設計的規范。
2、多Page頁面設計時，顯示頁間標識符
在大型設計中，Page眾多、信號眾多，為了顯示的直觀，可將各Page頁面中的信號添加上頁間標識符。方法如下：
A、在Tool下調出Annotate注釋窗口，在Packaging一欄的Action中選擇Add Intersheet References。如下圖：
B、出現Intersheet References窗口，可設置標識符的偏移位置，格式，等等。
這里設置X軸偏移10，格式為{n}，其它默認即可，OK即可，如下圖：
C、設置完成后的效果如下圖，這樣每個信號所在的Page頁面就都標注出來了，可方便的對各信號進行管理，直觀明了。
3、元件某屬性隱藏后，如何再次顯示該屬性
這里以電阻元件的Value屬性為例說明。步驟如下：
A、雙擊元件打開元件屬性窗口。
B、點擊Value欄，然后點擊窗口上方的Display按鈕，將顯示屬性中的Format切換為需要顯示的狀態，OK即可。
C、返回原理圖，之前隱藏的Value屬性再次顯示出來了。
其它內容待續，期待與各位的交流，共同學習、共同進步！