原理圖檢測：
選中dsn，然后tool--design rule check
要清除drc marker就選擇delete existing drc markers；
在生成的drc文檔中可以查看相關信息，看看有沒有相關question或則error，檢驗原理圖是否繪制正確；
導出boom：
選中dsn，tool-- bill of material
boom生成的東西就是元器件的屬性，我們可以根據上面的格式自己添加或刪除要導出的屬性，選擇open in execl 然后在另存為excel即可轉化為excel；
導出pdf：
print setup：
然后在print即可：
網表導出：連接原理圖和pcb的橋梁，將網表導入pcb即可開始繪制pcb
選中dsn，tool-- create netlist，跳出來的頁面保持默認即可
在生成的allegro文件夾下的netlist.log中會顯示導出網表的相關信息，包括錯誤呀，警告啊什么的。當然，在導出為網表之前，原理圖的元器件一點要添加好封裝屬性，封裝屬性直接填對應封裝文件的名字即可；