本文记录一些关于Verilog HDL的一些技巧、易错、易忘点等（主要是语法上），一方面是方便自己忘记语法时进行查阅翻看，另一方面是分享给大家，如果有错的话，希望大家能够评论指出。 关键词： ...

　　这里记录一下基于脚本的modelsim自动化仿真的一些知识和模板，以后忘记了可以到这里查找。转载请标明出处：http://www.cnblogs.com/IClearner/ 。 一、基本介绍 ...

　　（1）竞争与冒险的概念（产生原因） 　　①信号在组合逻辑电路内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影 ...

　　可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。 一、逻辑设计 （1）组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项： 　　①组合逻辑可以得 ...

①在always块中建立组合逻辑模型时，如果敏感列表没有完成，在仿真中将会以锁存器的形式出现，但是在综合中将列出所有的敏感信号列表，从而建立相应的组合逻辑（可能也是有锁存器的）。 ②@*只能对alw ...

　　数字电路是数字IC设计的基础，而数制和码制往往又是数字电路的基础，因此数制和码制是数字IC设计基础的基础。在这里，我将记录关于数制与码制的一些主要知识点，有些知识点我是学了数电半年或者一年之后才发 ...