本文记录一些关于Verilog HDL的一些技巧、易错、易忘点等（主要是语法上），一方面是方便自己忘记语法时进行查阅翻看，另一方面是分享给大家，如果有错的话，希望大家能够评论指出。 关键词： ...

　　前面已经记录了一些组成Verilog的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是 ...

　　这篇博文是写给要入门Verilog HDL及其初学者的，也算是我对Verilog HDL学习的一个总结，主要是Verilog HDL的程序结构及其描述，如果有错，欢迎评论指出。 一、Veril ...

一、HDL的概念和特征 　　HDL，Hard Discrimination Language的缩写，翻译过来就是硬件描述语言。那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢？硬件描述语言，顾名思 ...

　　Verilog基本上熟悉了，继续整理一下Verilog的学习笔记吧。前面记载了Verilog的结构，写Verilog的结构有了，但是该怎么写呢？在写之前就得了解一下Verilog的一些基本要素了， ...

　　在描述完电路之后，我们需要进行对代码进行验证，主要是进行功能验证。现在验证大多是基于UVM平台写的systemverilog，然而我并不会sv，不过我会使用verilog进行简单的验证，其实也就是 ...

　　可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。 一、逻辑设计 （1）组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项： 　　①组合逻辑可以得 ...

　　这里来记录一下相似代码之间的不同差异，比如同步复位与异步复位触发器的对比，上升沿复位和下降沿复位的对比等等。这里主要使用ISE的综合引擎。直接附上代码和综合后电路图，有些会有部分讲解。 一 ...

①在always块中建立组合逻辑模型时，如果敏感列表没有完成，在仿真中将会以锁存器的形式出现，但是在综合中将列出所有的敏感信号列表，从而建立相应的组合逻辑（可能也是有锁存器的）。 ②@*只能对alw ...