ps:可以转载，转载请标明出处：http://www.cnblogs.com/IClearner/　　 最近做完了synopsys的DC workshop，涉及到时钟的建模/约束，这里就来聊聊数字中 ...

PS：转载请标明出处：http://www.cnblogs.com/IClearner/ 　　作为一个微电子专业的IC learner，这个学期也有一门课：《微电子器件》，今天我就来聊聊基本的器件： ...

　　前面已经记录了一些组成Verilog的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是 ...

　　这篇博文是写给要入门Verilog HDL及其初学者的，也算是我对Verilog HDL学习的一个总结，主要是Verilog HDL的程序结构及其描述，如果有错，欢迎评论指出。 一、Veril ...

一、HDL的概念和特征 　　HDL，Hard Discrimination Language的缩写，翻译过来就是硬件描述语言。那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢？硬件描述语言，顾名思 ...

　　这里记录一下基于脚本的modelsim自动化仿真的一些知识和模板，以后忘记了可以到这里查找。转载请标明出处：http://www.cnblogs.com/IClearner/ 。 一、基本介绍 ...

一、FIFO简介 　　FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序 ...

　　Verilog基本上熟悉了，继续整理一下Verilog的学习笔记吧。前面记载了Verilog的结构，写Verilog的结构有了，但是该怎么写呢？在写之前就得了解一下Verilog的一些基本要素了， ...

　　（1）竞争与冒险的概念（产生原因） 　　①信号在组合逻辑电路内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影 ...

0.绪论 AXI是高级扩展接口，在AMBA3.0中提出，AMBA4.0将其修改升级为AXI4.0。AMBA4.0 包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream ...