文章主要是基于学习后的总结。 1. 时钟域 假如设计中所有的触发器都使用一个全局网络，比如FPGA的主时钟输入，那么我们说这个设计只有一个时钟域。假如设计有两个输入时钟，如图1所示，一个时钟给接口1使用，另一给接口2使用，那么我们说这个设计中有两个时钟域。 2. 亚稳态 触发器 ...

1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间 ...

　　前面的博文聊到了触发器的建立时间和保持时间：http://www.cnblogs.com/IClearner/p/6443539.html 那么今天我们来聊聊与触发器有关的亚稳态已经多时钟系统中的时钟切换。与亚稳态有关的问题比如跨时钟域的问题很快就会补充。今天的主要内容如下所示 ...

欢迎关注个人公众号摸鱼范式 异步FIFO 参考资料为Clifford E. Cummings的论文。 1.0 摘要 异步FIFO是一种FIFO设计，数据从一个时钟域进入到FIFO，在另一个时 ...

欢迎关注个人公众号摸鱼范式 ------------------------------------------ 版权声明： 本文作者： 烓围玮未 首发于知乎专栏：芯片设计进阶之路 转发无需 ...