FPGA/IC笔试——大疆
1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写 ...
原文：FPGA/IC笔试——杂七杂八
：什么是同步逻辑和异步逻辑 汉王 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起， 并接在系统时钟端， 只有当时钟脉冲到来时， 电路的状态才能改变。 改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发 ...
2021-05-20 19:21 0 1236 推荐指数：
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