FPGA/IC笔试——商汤科技
1、如果线网类型变量说明后未赋值，起缺省值是（z）？ 2、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）以及提高运行速度(即速度优化) ,下列方法 ( A)不属于面积优化。 A、流 ...
原文：FPGA/IC笔试——联芸科技
. 请解释D触发器和Latch的区别，解释同步复位和异步复位的区别及优缺点。 一 D触发器和Latch的区别 Latch有电平触发，非同步控制。在使能信号有效时Latch相当于通路，在使能信号无效时Latch保持输出状态。D触发器由时钟沿触发，同步控制。 Latch容易产生毛刺，D触发器则不易产生毛刺。 如果使用门电路来搭建Latch和D触发器，则Latch消耗的门资源比D触发器要少，这是Lat ...
2021-04-28 20:40 0 616 推荐指数：
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4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 4.3 ...
FPGA/IC笔试——汇顶科技
1.下面关于PLL电路表述正确的是： A. PLL属于模拟电路，无法用全数字电路实现 B. PLL相对于参考时钟，可以输出分频、倍频、分数频的时钟 C. PLL输入的参考时钟jitter，在P ...
FPGA/IC笔试——大疆
1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写 ...
FPGA/IC笔试——华为
1. 在Verlog HDL中对于initial语句，说法错误的是（） A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial ...
FPGA/IC笔试——华为（2）
涉及数字IC功耗、验证、测试、时序、数电相关问题。 一、单选题 1.下列功耗措施哪个可以降低峰值功耗（B） A. Power Gating B. 大幅度提高HVT比例 C. 静态模块级Clock Gating D. Memory Shut Down 解析 ...
FPGA/IC笔试——杂七杂八
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起， 并接在系统时 ...
FPGA/IC笔试——寒武纪
1、寄存器如果出现亚稳态，则其亚稳态的持续时间为(D) A、1个时钟周期 B、小于1个时钟周期 C、大于1个时钟周期 D、不确定 2、下列功耗措施哪个可以降低峰值功耗（B） A、Power ...