原題: 請將下面這段 C 語言描述的串行處理過程,轉換為單拍完成的並行處理,並用可綜合的 Verilog 來描述。 unsigned char cal_table_high_first(u ...
前言 由於最近開始找數字IC的工作,所以准備多練筆試題,下面貼上芯源筆試題,來源微信公眾號 lt 數字IC打工人 gt 參考資源: .mu guang .李銳博恩 .長弓的堅持 .https: yunyaniu.blog.csdn.net 筆試題 Please code the divider by with Verilog duty cycle .用Verilog設計一個 分頻器,要求 占空比。 ...
2021-10-15 21:28 0 2118 推薦指數:
原題: 請將下面這段 C 語言描述的串行處理過程,轉換為單拍完成的並行處理,並用可綜合的 Verilog 來描述。 unsigned char cal_table_high_first(u ...
數字IC筆試題 ——Cadence前端設計2018 @ 目錄 數字IC筆試題 ——Cadence前端設計2018 補充知識1-fork join/join_any/join_none 補充知識2-DFT 比較好的題 ...
1華為2中興3匯頂4nvidia5地平線6展訊7后端 https://www.cnblogs.com/wt-seu/p/12664792.html ...
目錄 數字IC筆試 -- 匯頂設計驗證2018 補充知識: 線性反饋移位寄存器(LFSR) 卡諾圖化簡 格雷碼和二進制碼互相轉換 verilog運算優先級 verilog組合邏輯產生 ...
1.自我介紹 我是一名二本院校的電氣自動化專業的本科生,因為自己的愛好,喜歡FPGA開發,兩年的開發經驗,用FPGA開發並完成三個省級科研立項並獲得一個A類競賽國家一等獎。目前簽約上海艾為電子,數字IC設計工程師崗位,薪資10k+。 2.經驗分享 找工作不僅是對你平時學習積累的考驗 ...
1.對於同步fifo,每100個cycle可以寫入80個數據,每10個cycle可以讀出8個數據,fifo的深度至少為? 寫時鍾頻率 w_clk,讀時鍾頻率 r_clk,寫 ...
1. 在Verlog HDL中對於initial語句,說法錯誤的是() A. 在仿真過程中只執行一次 B. 可用於給實際電路賦初值 C. 在模擬的0 時刻開始執行 D. 多個 initial ...
涉及數字IC功耗、驗證、測試、時序、數電相關問題。 一、單選題 1.下列功耗措施哪個可以降低峰值功耗(B) A. Power Gating B. 大幅度提高HVT比例 C. 靜態模塊級Clock Gating D. Memory Shut Down 解析 ...