數字IC筆試題 ——Cadence前端設計2018

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目錄

• 數字IC筆試題 ——Cadence前端設計2018
  • 補充知識1-fork join/join_any/join_none
  • 補充知識2-DFT
  • 比較好的題

可以看我寫的另一篇博文： https://www.cnblogs.com/lyc-seu/p/12581415.html

第二題：SV知識
bit可以用於合並數組的定義，合並數組的存儲都是連續的，所以只能定義bit類型；

補充知識1-fork join/join_any/join_none

https://blog.csdn.net/zhajio/article/details/79529652

補充知識2-DFT

還沒涉及

比較好的題

對於setup而言:
本級的clk_skew延時是有利的，（可以擴大design margin)
本級之前的comb邏輯延遲和clk_skew是不利的。
有利是指可以放寬要求，也就是往接近clk上升沿走。對於setup而言，最差情況是margin=0的點，也就是數據到達D端的時候剛好滿足setup條件，此時本級skew可以預留出1ns的margin，所以setup可以放寬1ns(+)。相反，comb延遲使得數據往后推遲2ns，setup需要變緊（-）。
所以setup' = setup + 1 - 2

對於hold而言:
本級的clk_skew是不利的（縮小了design margin)
本級之前的comb延時和clk_skew是有利的。
對於hold而言，最差情況是margin=0的點，也就是數據在上升沿后hold時間剛好改變，此時本級skew會使數據等效地提前1ns，也就是hold的檢查點會提前1ns，所以要不發生violation,hold需要變緊1ns(+)。相反，comb延遲使得數據往后推遲2ns，hold可以放寬2ns（-）。
所以hold' = hold + 1 - 2

對於這種DFF的輸出還會接回到自己的例子，因為這條path的clk其實是同一個clk，所以clk skew = 0。