verilog中的可綜合邏輯和不可綜合邏輯
一、verilog語法，可否綜合總體有以下區分： （1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，supply0，supply1，reg，integer，default，for，function，and，nand，or，nor ...
原文：Verilog 可綜合和不可綜合的理解
之前我看了一個很簡單的Verilog代碼，里面用到 initial： 然后綜合得到如下電路： 我一直誤解為這些不可綜合的語句是不能出現在設計里面，只能出現在仿真里面的。我以為如果出現在設計里面了也會被忽略掉。但是我發現 initial 里面的語句實際中確實起了作用，它初始化了counter，我把代碼 sof 下載到FPGA開發板進 確實是從 開始計數的。然后我咨詢了公司的研發工程師，他是這樣解答的 ...
2021-01-06 14:07 0 613 推薦指數：
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關於verilog中語句可不可綜合
1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1 ...
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