原文:Design compiler學習記錄(一)

DC將綜合分成三個步驟:translation mapping optimization。 Translation是指把設計的HDL描述轉化為GTECH庫元件組成的邏輯電路 Mapping是指將GTECH庫元件映射到某一特定的半導體工藝庫上,此時的電路網表包含了相關的工藝參數。 Optimization是根據設計者設定的時延 面積 線負載模型等綜合約束條件對電路網表進一步優化的過程。 .read ...

2020-09-23 15:22 0 644 推薦指數:

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Ant Design 學習記錄

遇到的問題:   點擊列表中的一個字段 , 顯示出一條指定id(其他篩選條件的)數據 解決這個問題之前,要先了解 Antd的 Table中的 Column 列描述數據對象,是 c ...

Mon Sep 02 21:01:00 CST 2019 0 429
關於Design Complier/Library Compiler的跌坑(坑爹)記錄

最近需要用DC做一些事,然后需要轉庫,中午偷個閑,特來記錄一下中間的一些坎坷。 1.首先是要轉庫。我們只有.lib文件的格式,所以需要把.lib文件轉換成.db格式。然后坑來了!!!DC2015及以后的版本中,Library Compiler(下稱LC)是獨立出來的!!!於是乎,我下了 ...

Wed Jun 12 20:51:00 CST 2019 7 2547
Tcl與Design Compiler (一)——前言

已經學習DC的使用有一段時間了,在學習期間,參考了一些書,寫了一些總結。我也不把總結藏着掖着了,記錄在博客園里面,一方面是記錄自己的學習記錄,另一方面是分享給大家,希望大家能夠得到幫助。參考的書籍有很多,大概如下:   虞希清老師的《專用集成電路設計實用教程》   西電出版社的《數字IC ...

Sat Mar 25 19:43:00 CST 2017 3 7640
Tcl與Design Compiler (三)——DC綜合的流程

本文如果有錯,歡迎留言更正;此外,轉載請標明出處 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 1、基本流程概述 首先給三個圖,一個圖是高層次 ...

Sun Mar 26 07:25:00 CST 2017 7 24528
Link帶參數的Verilog模塊(Design Compiler

Design Compiler中,Verilog文件可以用read_verilog命令讀入,用link命令連接。以下是連接兩個文件RegisterFile.v和Test.v的腳本: 其中define_design_lib指定中間文件存放到work目錄,否則默認會存放到當前目錄 ...

Tue Mar 13 01:53:00 CST 2018 0 955
Tcl與Design Compiler (十二)——綜合后處理

本文如果有錯,歡迎留言更正;此外,轉載請標明出處 http://www.cnblogs.com/IClearner/ ,作者:IC_learner 概述   前面也講了一些綜合后的需要進行的一 ...

Mon Apr 03 19:18:00 CST 2017 0 10651
 
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