Verilog之參數傳遞實現條件編譯
熟悉Verilog語法的同學都知道在模塊設計的時候可以通過parameter來實現參數化設計，這對於位寬等參數實現模塊調用時可配置非常方便，不用改模塊內部。某些時候我們希望模塊內部的兩個段落也可以通過parameter參數化實現條件編譯，語法如下： 如上圖，SCALER_IP 0是一個 ...
原文：verilog條件編譯
前言 在設計流程中，可能有的模塊是不使用的，但某時候可能需要使用。 不同代碼段的選擇就可以使用條件編譯。 流程 使用 define和 ifdef else endif語句實現此功能。 以上。 ...
2020-01-15 11:06 0 1612 推薦指數：
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