Verilog之參數傳遞實現條件編譯

熟悉Verilog語法的同學都知道在模塊設計的時候可以通過parameter來實現參數化設計，這對於位寬等參數實現模塊調用時可配置非常方便，不用改模塊內部。某些時候我們希望模塊內部的兩個段落也可以通過parameter參數化實現條件編譯，語法如下：

 

如上圖，SCALER_IP 0是一個段落，SCALER_IP 1是一個段落；scaler是調用的IP，由於IP有多種固定設置（不想通過寄存器動態設置），因此可以在調用這個模塊時通過parameter傳參實現調用不同IP的功能，不用寫多個模塊了。