FPGA設計之——DDR3
一、硬件設計 1、DDR3顆粒一側，控制線、地址線線序不能交換； 2、DDR3顆粒一側，數據線可隨意交換； 3、FPGA一側，控制線、地址線、數據線均有專用引腳，需全部按要求連接。 這樣一是為了硬件布線能通，二是保證了FPGA分配引腳時不會亂，按照專用引腳規定的分配即可 ...
原文：DDR3 LAYOUT設計規則（分組，線等等）
DDR 的設計有着嚴格等長要求，歸結起來分為兩類 以 位的DDR 為例 ： 數據 DQ,DQS,DQM ：組內等長，誤差控制在 MIL以內，組間不需要考慮等長 地址 控制 時鍾信號：地址 控制信號以時鍾作參考，誤差控制在 MIL以內，Address Control與CLK歸為一組，因為Address Control是以CLK的下降沿觸發的由DDR控制器輸出，DDR顆粒由CLK的上升沿鎖存Addre ...
2019-04-27 12:56 0 1819 推薦指數：
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DDR3的設計有着嚴格等長要求，歸結起來分為兩類（以64位的DDR3為例）： 數據 （DQ,DQS,DQM）：組內等長，誤差控制在20MIL以內，組間不需要考慮等長；地址、控制、時鍾信號：地址、控制信號以時鍾作參考，誤差控制在100MIL以內，Address、Control與CLK歸為一組 ...
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