此文是寫給0基礎學習者，也是對自己知識點總結水平的考驗。　　 　　對於有C基礎的人來說，學習verilog應該是輕而易舉 —— 類比法學習。 　　第一步：格式。 　　對於C來說我們前面會寫 　　 ‘include“stdio.h” int main ｛.....｝； 　　直接轉化 ...

用VerilogHDL實現UART並完成仿真就算是對UART整個技術有了全面的理解，同時也算是Verilog入門了。整個UART分為3部分完成，發送模塊（Transmitter），接收模塊（Receiver）和波特率發生模塊（BuadRateGenerator）。發送模塊相比於接收模塊要簡單 ...

以下大部分內容摘自VerilogHDL掃盲篇： 學習VerilogHDL語言不像學習一些高級語言，對於高級語言來說它們已經是完成品了，其外它們還有很多被隱藏的指令，這些好處無疑是減輕了學習者的負擔。相反的VerilogHDL語言既是完成品，既不是完成品，就是因為它太自由了... 所以往 ...

modelsim波形仿真的新手問題 1、實驗目的 在剛接觸modelsim時，被其繁復的操作流程所困，一度只能依靠在quartus中修改代碼編譯后再重啟modelsim，自動導入才能得到波形。這樣的操作最大的問題就是修改代碼的成本巨大。每次更新波形的時間在5分鍾左右。為此，通過不斷地學習，終於 ...

一 什么是消息隊列（MQ） MQ全稱為Message Queue 消息隊列（MQ）是一種應用程序對應用程序的通信方法。MQ是消費-生產者模型的一個典型的代表，一端往消息隊列中不斷寫入消息，而另一端則 ...

編譯預處理語句 編譯預處理是VerilogHDL編譯系統的一個組成部分，指編譯系統會對一些特殊命令進行預處理，然后將預處理結果和源程序一起在進行通常的編譯處理。以”`” (反引號)開始的某些標識符是編譯預處理語句。在Verilog HDL語言編譯時，特定的編譯指令在整個編譯過程中有效(編譯 ...

FPGA（Field Programmable Gate Array）現場 可編程 邏輯門 陣列； 　　是主要使用邏輯門(LE)和查找表(LUT)來生成邏輯電路的器件，還包含可編程邏輯，互連線，寄存 ...

SecureCRT 有兩類配置選項，分別是會話選項和全局選項。 會話選項：修改配置只針對當前會話有效 全局選項：修改配置對所有會話有效 一般會先選擇全局選項修改全局配置，然后選 ...