在描述完電路之后，我們需要進行對代碼進行驗證，主要是進行功能驗證。現在驗證大多是基於UVM平台寫的systemverilog，然而我並不會sv，不過我會使用verilog進行簡單的驗證，其實也就是所謂的仿真。這里就來記錄一下一些驗證的基礎吧。
一、驗證基礎與仿真原理
①綜合中的語法，都適用於仿真，在仿真中，Verilog語句是串行的，其面向硬件的並行特性則是通過其語義（語言含義）來實現的，因此並不會丟失代碼的並行含義和特征。
②仿真的關鍵元素有：仿真時間、事件驅動、隊列、調度等。
③仿真時間：指由仿真器維護的時間值，用來對仿真電路所用的真實時間進行建模。0時刻被稱為仿真起始時刻。當仿真時間推進到某一個時間點時，該時間點就被稱為當前仿真時間，而以后的任何時刻都被稱為未來的仿真時間。
本質上，仿真時間是沒有時間單位的，由於代碼中有`timescale語句的定義，就出現了xxxns。
仿真事件都是嚴格按照仿真時間向前推進的，如果在同一個仿真時刻有多個事件要執行，那么首先需要根據他們之間的優先級來判定誰先執行。優先級相同，可能隨機執行，也可能按照代碼的順序來執行。
④事件驅動：仿真時間只能被下面事件中的一種來推進：
·定義過的門級或者線傳輸延時；
·更新時間；
·“#”的事件控制；
·“always”關鍵字引入的事件控制
·“wait”的等待語句
⑤事件隊列與調度：事件隊列與調度可以簡單地理解為：它決定了verilog在某個時刻先完成哪些語句。
VerilogHDL的分層事件隊列為：
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當前仿真時間事件 |
活躍事件（順序隨機或者按照代碼出現的順序） |
阻塞賦值； 連續賦值； 非阻塞賦值的右式計算； 原語輸入計算和輸出改變； 系統任務：$display |
| 非活躍事件 |
顯示0延時賦值； Verilog的PLI call back例程 |
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| 非阻塞賦值更新時間 |
非阻塞賦值產生一個非阻塞更新時間，被調度到當前仿真時間 |
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| 監控事件 |
$monitor和$strobe系統任務，監控時間不能生成任何其他的事件，這是也要注意的。 |
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| 將來仿真時間事件 |
將來事件 |
被調度到將來仿真時間的時間。 |
⑥關於forever、force和release、wait、UDP、PLI等具體語法我就不想記錄了，沒那個心思...
⑦系統任務的使用:
在Verilog HDL 語言中，以“$”字符開始的標識符表示系統任務或系統函數。系統任務和函數即在語言中預定義的任務和函數。和用戶自定義任務和函數類似，系統任務可以返回0 個或多個值，且系統任務可以帶有延遲。系統任務的功能非常強大，主要分為以下幾類：
A、顯示任務（display task）；
B、文件輸入/輸出任務（File I/O task）；
C、時間標度任務（timescale task）；
D、仿真控制任務（simulation control task）；
E、時序驗證任務（timing check task）；
F、仿真時間函數 (simulation time function)
G、實數變換函數（conversion functions for real）；
H、概率分布函數（probabilistic distribution function）
由於時間關系，我不進行詳述記錄了，用到的時候再進行記錄。
二、測試文件的激勵
（1）信號的初始化問題
主要有三種產生激勵的方法:一種是直接編輯測試激勵波形（這種基本上被淘汰了），一種是用Verilog測試代碼的時序控制功能，產生測試激勵。還有就是利用Verilog HDL 語言的讀文件功能，從文本文件中讀取數據（該數據可以通過C/C++、MATLAB 等軟件語言生成）。
①代碼中的變量的初始化可以用initial進行初始化，也可以在定義的時候進行初始化。
②在硬件系統中，當系統上電之后，信號電平不是0就是1，不會存在x或者z，這是就會根據EDA的默認狀態進行默認的設置。由於上電的默認性，導致這個默認信號不一定是我們想要的信號，因此我們需要進行復位進行初始化。
③在Verilog HDL 中，有兩種不同的原因可能導致信號值為x。第一種原因是，有兩個不同的信號源用相同的強度驅使同一個節點，並試圖驅動成不同的邏輯值，這一般是由設計錯誤造成的。第二種原因是信號值沒有初始化。所以在設計組合邏輯時，需要將不確定的輸入轉化成確定輸入，然后再完成組合邏輯。
（2）時鍾信號的生成
①普通時鍾信號
所謂的普通時鍾信號就指的是占空比為50%的時鍾信號，也是最常用的時鍾信號，其波形下圖所示：
占空比為50%的時鍾信號
普通時鍾信號可通過initial 語句和always 語句產生，其代碼如下：
----基於initial 語句的方法：
parameter clk_period = 10; reg clk; initial begin clk = 0; forever # (clk_period/2) clk = ~clk; end
---基於always 語句的方法：
parameter clk_period = 10; reg clk; initial clk = 0; always # (clk_period/2) clk = ~clk;
在這里的initial 語句用於初始化clk 信號，否則就會出現對未知信號取反的情況，因而造成clk信號在整個仿真階段都為未知狀態。
②自定義占空比的時鍾信號
自定義占空比信號通過always 模塊可以快速實現，下面給出一個占空比為40%的時鍾信號代碼：
parameter High_time = 4, Low_time = 6; //占空比為High_time/( High_time+ Low_time)
reg clk; always begin clk = 1; #High_time; clk = 0; #Low_time; end
這里由於直接對clk 信號賦值，所以不需要initial 語句初始化clk 信號。當然，這種方法也可以用於產生普通時鍾信號，只是代碼行數較多而已。
③相位偏移的時鍾信號
相位偏移是兩個時鍾信號之間的相對概念，下圖所示，其中clk_a 為參考信號，clk_b為偏移信號：
首先通過一個always 模塊產生參考時鍾clk_a，然后通過延遲賦值得到clk_b 信號，其偏移的相位可通過360*pshift_time%（High_time+Low_time）來計算，其中%為取模運算。
下面代碼的相位偏移為72 度：
parameter High_time = 5, Low_time = 5, pshift_time = 2; reg clk_a; wire clk_b; always begin clk_a = 1; # High_time; clk_b = 0; # Low_time; end
assign # pshift_time clk_b = clk_a;
④固定數目的時鍾信號
上述語句產生的時鍾信號都是無限個周期的，也可以通過repeat 語句來產生固定個數的時鍾脈沖，下面的代碼產生了5 個周期的時鍾：
parameter clk_cnt = 5, clk_period = 2; reg clk; initial begin clk = 0; repeat (clk_cnt) # clk_period/2 clk = ~clk; end
（3）復位信號的產生
①異步復位信號
異步復位信號的實現代碼如下，代碼將產生低有效的復位信號rst_n，其復位時間為100 個仿真單位：
parameter rst_repiod = 100; reg rst_n; initial begin rst_n = 0; # rst_repiod; rst_n = 1; end
②同步復位
同步復位信號的實現代碼如下：
parameter rst_repiod = 100; reg rst_n; initial begin rst_n = 1; @( posedge clk); rst_n = 0; # rst_repiod; @( posedge clk); rst_n = 1; end
上述代碼首先將復位信號rst_n 初始化為1，然后等待時鍾信號clk 的上升沿，將rst_n拉低，進入有效復位狀態；然后經過100 個仿真周期，等待下一個上升沿到來后，將復位信號置為1。在仿真代碼中，是不存在邏輯延遲的，因此在上升沿對rst_n 的賦值，能在同一個沿送到測試代碼邏輯中。
在需要復位時間為時鍾周期的整數倍時，可以將rst_repiod 修改為時鍾周期的3 倍來實現，也可以通過下面的代碼來完成。
parameter rst_num = 5; initial begin rst_n = 1; @(posedge clk); rst_n = 0; repeat(rst_num) @(posedge clk); rst_n = 1; end
上述代碼在clk 的第一個上升沿開始復位，然后經過5 個時鍾上升沿后，在第5 個時鍾上升沿撤銷復位信號，進入有效工作狀態。
（4）數據的產生
數據的產生這里就不進行描述了，在以后關於常用的仿真模塊中進行記錄。
三、提高仿真時間的注意點
①減少層次結構
仿真代碼的層次越少，執行時間就越短。這主要是由於參數在模塊端口之間傳遞需要消耗仿真器的執行時間。
②減少門級代碼的使用
由於門級建模屬於結構級建模，自身參數建模已經比較復雜了，還需要通過模塊調用的方式來實現，因此建議仿真代碼盡量使用行為級語句，建模層次越抽象，執行時間就越短。引申一點，在行為級代碼中，盡量使用面向仿真的語句。例如，延遲兩個仿真時間單位，最好通過“#2”來實現，而不是通過深度為2 的移位寄存器來實現。
③仿真精度越高，效率越低
例如包含`timescale 1ns / 1ps 定義的代碼執行時間就比包含`timescale 1ns / 1ns 定義的代碼執行時間長。
④進程越少，效率越高
代碼中的語句塊越少仿真越快，例如將相同的邏輯功能分布在兩個always 語句塊中，其仿真執行時間就比利用一個always 語句來實現的代碼短。這是因為仿真器在不同進程之間進行切換也需要時間。
⑤減少仿真器的輸出顯示
Verilog HDL 語言包含一些系統任務，可以在仿真器的控制台顯示窗口輸出一些提示信息。雖然其對於軟件調試是非常有用的，但會降低仿真器的執行效率。因此，在代碼中這一類系統任務不能隨意使用。本質上來講，減少代碼執行時間並不一定會提高代碼的驗證效率。
關於仿真的其他入門知識，比如一些無規律信號的生成、測試結果的存儲和顯示等問題，我會在后面進行記錄，主要是以代碼模塊的形式記錄。