FPGA中亞穩態——讓你無處可逃
1. 應用背景 1.1 亞穩態發生原因 在FPGA系統中，如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對於有效時鍾沿的恢復時間（recovery time）不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鍾沿之后比較長的一段時間 ...
原文：FPGA亞穩態和毛刺小結
首先介紹一下建立時間和保持時間的基本概念： . 建立時間和保持時間： 圖 . tsh:建立時間，th:保持時間 建立時間：是指時鍾觸發器上升沿到來之前，數據穩定不變的時間。如果建立時間不夠，則數據不能在這個時鍾進入觸發器。 保持時間：是指時鍾觸發器上升沿到來之后，數據保持不變的時間。如果保持時間不夠，則數據同樣不能被打入觸發器。 由於PCB走線時，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除 ...
2016-02-24 20:19 0 4239 推薦指數：
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