DC（一）——邏輯綜合及DC介紹
邏輯綜合 定義： 將RTL源代碼轉換成門級網表，將HDL語言描述的電路轉換為工藝庫器件構成的網絡表的過程。在綜合過程中，優化進程嘗試完成庫單元的組合，是組合成的電路能最好的滿足設計的功能、時序和面積的要求。 邏輯綜合組成： 電路的綜合一般分為三個步驟，分別是轉化 ...
原文：Synplify FPGA 邏輯綜合
作為 Synopsys FPGA 設計解決方案的一部分，Synplify FPGA 綜合軟件是實現高性能 高性價比的 FPGA 設計的行業標准。 其獨特的行為提取綜合技術 Behavior Extracting Synthesis Technology, BEST 在將 RTL 代碼綜合成特定的 FPGA 邏輯之前，先進行高層次優化。 此方法可以對整個 FPGA 進行高度優化，提供更快運行時間並 ...
2016-01-09 12:56 0 6112 推薦指數：
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