在verilog中調用VHDL模塊
習慣了自己發現一些小問題，既然發現了，就記下來吧，不然又要忘了，這是多么悲痛的領悟。 今天在用vivado進行塊設計時所生成的頂層模塊居然是用VHDL語言描述的，這時郁悶了，表示只看過VHDL語法但沒寫過。暫且不說VHDL模塊的內容，我應該如何在測試平台中例化它並對它進行測試呢？稍微查 ...
原文：VHDL學習之模塊調用
http: wenku.baidu.com link url SsRPUVQAOKDR yWfDhQlceCwfZQkI KQMLFKTDGAh KAPr NwEgvj d EZjdnsB Upp hLzqWdxqHGGNZQcRJQCQpVBF H qkACAJY A 這篇文章里說Function和Package中不能有時序電路，只能是組合邏輯電路。 任務：把常用的邏輯編譯成庫 不知道這個要干啥 ...
2015-07-08 17:26 0 3205 推薦指數：
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