Verilog與VHDL的混合模塊例化

1，大小寫與轉義

對VHDL解釋器而言，對於模塊名和端口名，

(1) 若有轉義

a) 先不考慮轉義，尋找與字符串完全相同的VHDL模塊；

若找不到：

b) 考慮轉義，尋找對應的Verilog模塊。

(2) 若無轉義

全部處理成小寫，因此一旦在模塊名中出現大寫字母，可能出現“模塊找不到”的問題。

2，VHDL中例化Verilog

兩點。

(1) 在architecture里面例化component；

(2) 例化后映射端口。

3，Verilog里例化VHDL。

當作一個模塊例化即可。