bdf文件創建：
對於FPGA來說，這三種文件都是對硬件電路描述，都是可以綜合的，而且可以混合使用，一般想直觀一點的話，可以用verilog 或則vhdl寫模塊，然后將代碼文件實例化為元件，然后放入到bdf文件里面，將bdf文件設置為頂層文件，在bdf里面畫好原理圖即可綜合了。
verilog 或則vhdl文件實例化為元件：選中文件，右鍵：
之后該模塊就會實例化一個元件到當前工作目錄，文件后綴是bsf文件。如果想去除這個實例化元件，就在當前目錄下找到該元件文件，直接刪掉就好。
導入元件有兩種方法，如圖紅色方框所示：
在原理圖右鍵元件，還可以編輯元件顯示的樣式。
在原理圖連接好各個元件的線，設置好輸入輸出端口，將原理圖文件設置為頂層文件，集合編譯綜合了。
總結：verilog，vhdl，原理圖三種方式都是對硬件電路進行描述的，是平行關系，可以混合使用綜合。