Verilog與VHDL的混合模塊例化
1，大小寫與轉義 對VHDL解釋器而言，對於模塊名和端口名， (1) 若有轉義 a) 先不考慮轉義，尋找與字符串完全相同的VHDL模塊； 若找不到： b) 考慮轉義，尋找對應的Verilog模塊。 (2) 若無轉義 全部處理成小寫，因此一旦在模塊名中出現大寫字母，可能出現“模塊找不到 ...
原文：VHDL與Verilog的混合設計
VHDL調用Verilog模塊的時候，要在實例化模塊前，加上 verilogmodelGM： VHDL調用verlog verilog module： module m a,b,c input a,b output c ... endmodule 調用如下： compoent m port a: in std logic b: instd logic c: out std logic end co ...
2015-05-08 09:42 0 4841 推薦指數：
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