用Sublime Text搭建簡易IDE編寫Verilog代碼
前言 Verilog是一種硬件描述語言（HDL），該語言在Windows上有集成開發環境可以使用，如ModelSim，但ModelSim的編輯器不太好用因此筆者萌生了用Sublime Text3來編寫Verilog的想法。下面我們將圍繞着Sublime Text3搭建起一個簡易的IDE， 我將盡 ...
原文：sublime text的verilog插件——verilog automatic
這是我自己寫的一個插件，可以自動生成模塊端口，自動模塊實例化 需要ctags支持 ，自動加入實例化接口，加入文件頭，可以通過 packagecontrol安裝 搜verilogautomatic即可 ，github地址：https: github.com Tian Changsong Verilog Automatic，歡迎大家使用和反饋。 ...
2013-05-06 12:20 1 6967 推薦指數：
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