Quartus II 中的Analysis和Synthesis概念

1.  在分析（Analysis）階段，工具會檢查我們的設計有沒有錯誤，比如源文件中的語法錯誤等；
2. 然后再綜合（Synthesis）階段，工具會把設計中的源文件轉換成門級電路網表（netlist）；
3. 最后把門級網表中的各個元素與FPGA里的基本元件逐一對應起來，這就是映射（Map）；
4. 時序約束；
5. 在指定時序要求之后，我們對設計進行一次全編譯（Compile Design），在此過程中Quartus II中的設配器（Fitter）會對綜合后的結果進行布局布線（Place & Route）。所謂布局布線（Place & Route）是指把綜合過程中映射的FPGA中的各種硬件資源（如邏輯單元I/O，RAM等）放到FPGA芯片上合適位置，並用可編程互連線把它們連接起來。