Quartus II 中的Analysis和Synthesis概念

1.  在分析（Analysis）阶段，工具会检查我们的设计有没有错误，比如源文件中的语法错误等；
2. 然后再综合（Synthesis）阶段，工具会把设计中的源文件转换成门级电路网表（netlist）；
3. 最后把门级网表中的各个元素与FPGA里的基本元件逐一对应起来，这就是映射（Map）；
4. 时序约束；
5. 在指定时序要求之后，我们对设计进行一次全编译（Compile Design），在此过程中Quartus II中的设配器（Fitter）会对综合后的结果进行布局布线（Place & Route）。所谓布局布线（Place & Route）是指把综合过程中映射的FPGA中的各种硬件资源（如逻辑单元I/O，RAM等）放到FPGA芯片上合适位置，并用可编程互连线把它们连接起来。