XILINX時序報告重要參數的含義

本文講解XILINX FPGA生成時許報告后各參數的含義，綜合完后打開Report Timing Summary ，跟ISE不一樣的是Vivado綜合后的時序報告是可信的，但注意要將約束添加好，如果在綜合時沒有添加約束，可以在綜合后添加，添加后可以直接查看時序報告，不用重新綜合，
打開時序報告界面如下：
此處注意Check Timing里的嘆號都要關注一下，重點關注有沒有未約束的時鍾和有沒有LOOP。下面是Intra-Clock Path和Inter-Clock Path，在跨時鍾域都約束好了的前提下重點關注Intra-Clock Path，此處以建立時間為例講解各參數的含義。
選擇一條路徑，用原理圖的方式打開如下所示：

這是一個典型的時序模型，由發起寄存器、組合邏輯、捕獲寄存器3部分組成，時序路徑包括源時鍾路徑、數據路徑、目的時鍾路徑。時序報告包括4部分Summary、Source Clock Path、Data Path、Destination Clock Path。首先是Summary：
Slack：表示建立時間裕量，大於0表示建立時間滿足，小於0表示建立時間不滿足，Slack = Require Time - Arrive Time。
Data Path Delay：表示數據路徑的延時，包括邏輯延時和布線延時，如果過大會導致建立時間不滿足，此處給出了邏輯延時和布線延時所占的比重，可以幫助我們定位問題。
Logic Levels：表示組合邏輯的級數，級數過大會導致延時過大，從而導致建立時間違例。
Clock Path Skew：表示時鍾抖動，一般不小於-0.5ns，如果小於-0.5就要定位問題並解決。
Clock Uncertainty：表示時鍾不確定性，一般不大於0.1ns，大於0.1ns就占比過大，需要定位並解決。
下面是Source Clock Path和Data Path：
此處可以看出是以時鍾發起沿為起點，數值以此累加最后得到Arrive Time。
下面是Destination Clock Path：

可以看到最后加上-0.304ns后得到 Require Time，0.304就是建立時間。