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- 課題要求
產生AM調幅波；
要求：載波10K，被調制波1K；
短按鍵1（pin_143）改變該調幅波的調制度：25%、50%、75%；
長按按鍵1（pin_143）改變被調制信號頻率：1K、1.5K、2K、2.5K；
- 方案設計與論證
- DDS工作原理
DDS建立在采樣定理基礎上，首先對需要產生的波形進行采樣，將采樣值數字化后存入存儲器作為查找表，然后通過查表讀取數據，再經D/A轉換器轉換為模擬量，將保存的波形重新合成出來。DDS與基於PLL的頻率合成器相比具有簡便、精確、快速、廉價和靈活等優點。
DDS基本原理框圖如圖2.1所示：它主要由相位累加器、波形存儲器、D/A 轉換器和低通濾波器構成。
圖2.1 DDS基本原理框圖
DDS 工作時，在時鍾脈沖Fs的控制下對頻率控制字X 用累加器進行處理以得到相應的相位碼，然后由相位碼尋址波形存儲器進行相位碼―幅度編碼變換，再經過D/A 數模變換器得到相應的階梯波，最后經過低通濾波器對階梯波進行平滑處理即可得到由頻率控制字X決定的頻率可調的輸出波形。參考頻率源一般是高穩定的晶體振盪器，用於DDS 中各部件的同步工作，因此DDS 輸出的合成信號頻率穩定度與晶體振盪器是相同的。在標准頻率參考源的控制下，頻率控制字X可決定相應的相位增量，相位累加器則以步長X進行線性累加，相位累加器積滿時就會產生一次溢出，從而完成一個周期性動作，這個動作周期即是DDS合成信號的一個周期。
2、AM調制
AM調制可以由硬件電路實現，也可由軟件實現。由於本課題采用FPGA，在使用FPGA設計DDS系統時，要在滿足系統要求和保持DDS 原有優點的基礎上，盡量減少硬件復雜性。因此AM調制應在FPGA內部完成，把調制信號添加直流分量后與載波相乘。所設計DDS 的系統結構框圖如圖1.2.2 所示：
圖2.2 DDS系統結構框圖
取采樣頻率為載波頻率的4倍。即Fclk=4*Fc=4*10000=40KHz。由於使用的FPGA芯片的晶振頻率為20MHz，所以需要對其進行分頻操作，並對每個正弦波采樣256點。假設波峰為FFH，波谷為00H，每個采樣點的取值可由公式Y=128*Sin(2π*)+128算出。
三、單元電路設計
3.1 DAC0832模塊
ＤＡＣ０８３２芯片以其價格低廉、接口簡單、轉換控制容易等優點，在嵌入式應用系統中得到廣泛的應用。本設計中，DAC0832把FPGA實驗板輸出的8路數字信號轉換成模擬信號，原理圖如圖3.1所示：
圖3.1 DAC0832模塊
D/A轉換結果采用電流形式輸出。若需要相應的模擬電壓信號，可通過一個高輸入阻抗的線性運算放大器實現。運放的反饋電阻可通過RFB端引用片內固有電阻，也可外接。
3.2 三階低通濾波器
DAC0832模塊輸出的信號含有高次諧波分量，需要用濾波器濾除。本設計采用三階低通濾波器，該濾波器由一個二階巴特沃斯低通濾波器和一個一階無源RC低通濾波器組成。其原理圖如圖3.2所示：
圖3.2 三階低通濾波器
取截止頻率略高於一次諧波頻率（15.3KHz），由公式Fc1=，Fc2=，計算得R1=R2=1.8K,C1=1n，C2=33n,C3=10n，R3=4.3K。
四、軟件設計
題目中要求載波的F=10khz，調制波的F分別為1khz,到2.5khz，步進為0.5khz,合成方法采取DDS數字合成方法,選擇采樣頻率為64khz，本項目采樣的FPGA板是EP2C8，實驗板晶振的大小為20MHZ，為了得到精確的采樣的時鍾，采用PLL鎖相環,DDS中rom數據選用有符號數的正弦波，數據寬度為8，深度256,DAC芯片采用DAC0832。以下是軟件的框圖：
FPGA資源消耗情況：
五、系統測試
1、測試儀器
直流穩壓電源 GPS3303
示波器 YB4365
2、測試波形
（1）調制度
選取調制頻率為1KHz，測得不同調制度的信號波形如表5-1所示：
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調制度：25% |
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調制度：50% |
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調制度：75% |
表5-1 調制度
(2)調制信號頻率
選取調制度為50%，測得不同調制頻率下的信號波形如表5-2所示：
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調制信號頻率：1KHz |
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調制信號頻率：1.5KHz |
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調制信號頻率：2KHz |
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調制信號頻率：2.5KHz |
表5-2 調制信號頻率