LVDS 個人理解


 

 

問題4LVDS信號調研

1.      LDVS信號定義

LVDSLow-Voltage Differential Signaling ,低電壓差分信號)是美國國家半導體(National Semiconductor, NS,現TI)於1994年提出的一種信號傳輸模式的電平標准,它采用極低的電壓擺幅高速差動傳輸數據,可以實現點對點或一點對多點的連接,具有低功耗、低誤碼率、低串擾和低輻射等優點,已經被廣泛應用於串行高速數據通訊場合當,如高速背板、電纜和板到板數據傳輸與時鍾分配,以及單個PCB內的通信鏈路。

LVDS技術規范有兩個標准,即TIA(電訊工業聯盟)/EIA(電子工業聯盟)的ANSI/TIA/EIA-644標准(LVDS接口也因此稱為RS-644接口)IEEE 1596.3標准。(紅色為現在的通用標准,IEEE好久沒更新標准了,大家不用了)

2.      LDVS信號原理

通常一個簡單的點到點(point to point )LVDS的電路結構如下圖所示:

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其基本優勢是結構簡單,功耗低,速度快,抗干擾能力強,能夠傳輸5-10m最快是3.125Gb/S(這里我也很迷),不過網上說通過各半導體廠商獨有的加工,速度可以加快。(以后看看咱們板子支持多少)。

物理層原理

接口有一個驅動器和一個接收器組成,具體如下圖

 

 

通過驅動3.5mA的穩定電流電源,可在100Ω終端時,以350mV這樣非常低振幅的差動信號來高速傳送數據。(ABCD為開關,邏輯值為1時導通。)

工作流程(詳見參考資料16):當AD的邏輯值為0BC的邏輯值為1時,產生一個正電壓。同理,當相反的時候是為負電壓。

根據相關的收發流程,通常我們將LVDS接收器與發送器簡化成類似下圖所示(詳見參考資料6):

LVDS的差動信號波形的具體示例如圖所示:

將兩根差動信號--正電極信號(A+)和負電極信號(B−),以1.2V的共同電壓(Voc)為中心,使2個信號間以350mV的電位差擺動。然后,用探針測定示波器的差動,會得到圖2這樣的信號波形。

3.差分信號與單端信號的區別

單端信號(參考資料34

即用一根走線來傳輸信號,信號由相對於地參考平面(0V GND)的電平來確定邏輯“ L”和邏輯“ H”,例如TTL接口或CMOS接口,是單端信號。

如圖,特點就是一根信號線就可以了,其參考的基准電壓就是地,當電壓大於VH就是1(高電平);小於VL就是0(低電平),為啥高低電平不是等於某個值而是大於/小於呢? 這很好理解, 輸出的電壓是小范圍波動的。

優點:

走線少且簡單方便

缺點:

1.抗干擾性差;地勢差盡可能接近, 否則一端輸出低電平是0mv 接收端卻是10mv,而VL=8mv,那就變成高電平了。

2.外部電磁干擾(EMI)是免疫性差:同上,如果外界電磁干擾使得信號線有20mv的干擾電壓, 如果VL=8mv那必然也是高電平。

3.隨着速率的提高,單端信號的上升/下級沿也變得陡峭,因此,輸出開關噪聲會導致信號產生過沖和下沖,並且當多位信號同時轉換時,還要考慮地彈(ground bounce)問題,同時,單端信號以參考地平面作為信號回流路徑,這也為Layout帶來了挑戰,由傳輸線阻抗不匹配引起的反射效應會變得非常嚴重。如圖所示,右邊的信號如果波動很快的話不好判斷閾值。

4.時序定位不准確:普通單端信號以閾值電壓作為信號邏輯0/1的跳變點,受閾值電壓與信號幅值電壓之比的影響較大,不適合低幅度的信號。

差分信號(參考資料3

差分信號有別於單端信號一根信號線傳輸信號然后參考GND作為高(H)、低(L)邏輯電平的參考並作為鏡像流量路徑的做法,差分傳輸在兩根傳輸線上都傳輸信號,這兩個信號的振幅相等,相位相差180度,極性相反,互為耦合。

缺點:

信號線多增加布線難度和干擾

優點:

1.     與地勢無關:信號源和信號接收器距離越遠,他們局部地的電壓值之間有差異的可能性就越大。而從差分信號恢復的信號值在很大程度上與「地」的精確值無關,而在某一范圍內便可。

2.     對外部電磁干擾(EMI)是高度免疫的:一個干擾源幾乎相同程度地影響差分信號對的每一端。既然電壓差異決定信號值,這樣將忽視在兩個導體上出現的任何同樣干擾。除了對干擾不大靈敏外,差分信號比單端信號生成的EMI還要少

3.     能夠從容精確地處理「雙極信號」:為了處理單端,單電源系統的雙極信號,我們必須在地和電源干線之間某任意電壓處(通常是中點)建立一個虛地。用高於虛地的電壓來表示正極信號,低於虛地的電壓來表示負極信號。接下來,必須把虛地正確地分布到整個系統里。而對於差分信號,不需要這樣一個虛地,這就使我們處理和傳播雙極信號有一個高真度,而無須依賴虛地的穩定性。

4.     隨着集成電路的發展和對更高數據速率的要求,低壓供電成為急需。降低供電電壓不僅減少了高密度集成電路的功率消耗,而且減少了芯片內部的散熱,有助於提高集成度。減少供電電壓和邏輯電壓擺幅的一個極好例子是低壓差分信號

差分信號相對於單端信號優勢總結

l  通信速度高達1 Gbps或以上

l  電磁輻射更低

l  抗擾度更高

l  低功耗工作

l  時序定位更准確

4.      參考資料及鏈接:

1.差分信號(LVDS)_嗶哩嗶哩_bilibili

2.LVDS自學筆記 - 知乎 (zhihu.com)   (不擴展快速入門看這個就行了)

3.LVDS - 低壓差分信號必知必會 - 吳川斌的博客 (mr-wu.cn)

4.單端信號與差分信號_PO8___-CSDN博客

5.LVDS Owner's Manual Design Guide, 4th Edition(用戶手冊)

6.高速數字邏輯電平(8)之LVDS差分信號深度詳解 - 陽光&技術 - 博客園 (cnblogs.com)

 

 

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