數字asic流程實驗（一） 環境准備
1.前言
該系列博客主要參考北京理工大學《基於標准單元法數字集成電路設計》實驗課程指導書，進行了數字ASIC從設計到實現所需要的源代碼（Verilog）編寫，前仿真，邏輯綜合，布局布線，靜態時序分析，等效性檢驗，以及后仿真的流程。
實驗所使用的軟件包括：
- Modelsim：Mentor公司推出的專業的HDL語言仿真軟件，是本次實驗中前仿真和后仿真所使用的軟件
- Design Compiler：簡稱DC，是Synopsys公司用於做電路綜合的核心工具，可以將HDL描述的電路轉換為基於工藝庫的門級網表，是本次實驗中邏輯綜合所使用的軟件
- IC Compiler：簡稱ICC，是Synopsys用於芯片版圖設計的核心工具，可以基於工藝庫進行自動的電路布局布線以及DRC、LVS驗證，是本次實驗中布局布線所使用的軟件
- Prime Time：簡稱PT，PrimeTime是Synopsys的一個單點的全芯片、門級靜態時序分析器。它能分析大規模、同步、數字ASICS的時序，是本次實驗靜態時序分析所使用的軟件
- Formality：簡稱FM，Formality是Synopsys的形式驗證工具，可以用它來比較一個修改后的設計（如ECO）和它原來的版本，或者一個RTL級的設計和它的門級網表，再或者綜合后的門級網表和做完布局布線及優化之后的門級網表在功耗上是否一致，是本次實驗等效性檢驗所使用的軟件
實驗環境：Modelsim安裝於Win 10系統中，其余Synopsys公司軟件安裝於VMWare虛擬機上運行的CentOS 6系統中，實驗環境所需要安裝的軟件和虛擬機較大，提前准備至少150G以上的存儲空間
2.Modelsim安裝
在安裝和破解全流程完成之后再嘗試運行Modelsim
1.運行安裝程序
2.點擊下一步
3.選擇安裝路徑，點擊下一步
4.點擊同意
5.等待安裝
6.提示安裝快捷方式
7.添加路徑
8.不安裝Hardware Security Key Driver，該步驟一定選否，不然會導致安裝失敗
9.安裝完成
10.取消文件 mgls64.dll 的只讀屬性
- 把MentorKG.exe和patch_dll.bat一起拷貝到modelsim安裝目錄的win32或win64下（modelsim一定要在這個目錄下）
- 運行patch_dll.bat，產生license
- 設置環境變量MGLS_LICENSE_FILE，變量值為license放置的目錄。
13.破解完畢，打開Modelsim驗證
3.EDA虛擬機安裝
EDA虛擬機中已經安裝好了實驗所需要的Synopsys公司的軟件，因此只需要安裝好VMWare之后運行虛擬機即可
1.運行VMWare安裝程序
2.點擊下一步
3.接受協議，下一步
4.選擇安裝位置
5.取消勾選，下一步
6.下一步
7.運行安裝
8.等待安裝
9.安裝完成，點擊許可證
10.輸入許可證，點擊輸入
11.VMWare安裝完成，運行測試
- 點擊打開虛擬機
- 點擊CentOS6_ONE.ovf
13.設置命名和路徑
14.等待導入，如果出現如下報錯信息則點擊重試
15.導入完成打開虛擬機測試，用戶密碼為crazy_one
4.參考資料
https://blog.csdn.net/QWERTYzxw/article/details/115350715