數字asic流程實驗（二） CIC濾波器原理簡述
1.概述
本次實驗需要實現的數字ASIC為一個CIC濾波器，CIC濾波器是一種FIR數字濾波器，其優點為結構簡單，與一般的FIR數字濾波器相比，不需要大量的乘法器，只需要加法器和延時，大大簡化了運算過程，也不需要存儲器保存濾波器系數；其缺點為無法靈活設計幅頻特性，因此有時會在抽取的后級加FIR濾波器來整形。CIC濾波器由積分器和梳狀器組成，根據級聯順序可以作為抽取濾波器或者插值濾波器來使用。本次實驗所實現的CIC濾波器為抽取濾波器。
CIC濾波器可用於∑-Δ型ADC中作為數字濾波器。上圖為一個∑-Δ型ADC的內部結構，由∑-Δ調制器和CIC數字濾波器構成。CIC濾波器的工作目標是將∑-Δ調制器輸出的高頻率一位碼流轉化為較低頻率的多位量化值。
上圖中，第一個波形為輸入∑-Δ型ADC的正弦波模擬信號，第二個波形為∑-Δ調制器輸出的高頻率一位碼流，第三個波形為經過CIC濾波器后輸出的多位量化值。
2.∑-Δ調制器
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∑-Δ調制器由積分器（sigma），比較器，1bit DAC和求差電路（delta）構成，調制器輸出的1bit量化結果通過DAC轉化成模擬量並反饋回到輸入，其電路結構圖如下。
當輸入逐漸靠近 \(V_{ref}\)時，輸出碼流的邏輯"1"數量增加，脈沖寬度越來越寬；當輸入逐漸靠近\(-V_{ref}\)時，輸出碼流的邏輯"0"數量增加，脈沖寬度越來越窄；當輸入為中間電平時，輸出碼流的邏輯"0"和邏輯"1"的數量基本相同。如下圖所示。
當輸入增大時，當調制器輸出邏輯"0"時，輸入減去反饋值\(-V_{ref}\)，會變得更大，使得積分器內部值的增加速度變快，從而縮短輸出邏輯"0"的時間；當調制器輸出邏輯"1"時，輸入減去反饋值\(V_{ref}\)，由於輸入值較大，相減后的絕對值較小，因此積分器內部值的減小速度變慢，從而延長輸出邏輯"1"的時間；輸入減小時同理，最終體現為輸出邏輯"0"的時間延長，輸出邏輯"1"的時間變短。
3.CIC濾波器結構及工作原理
CIC抽取濾波器基本結構如圖所示：由積分器、降采樣抽取器和梳狀器構成。
一級CIC濾波器的幅頻響應曲線如下圖所示，可見其通頻帶在低頻段，因此可以視為低通濾波器。
CIC濾波器的幅頻響應與CIC濾波器級數以及抽取系數（降采樣的倍數）有關。級數提高會提高阻帶的衰減，但同時也會使得通帶的下降幅度變大，因此級數需要根據實際需求去選取。
抽取系數的提高會使得CIC濾波器通頻帶內的信號衰減變得更加劇烈。
∑-Δ調制器輸出的高頻一位碼流通過低通濾波器后便會被轉換為多位量化值。如果將調制器的輸出的碼流視為PWM波，將邏輯"1"占一次轉換輸出的邏輯值的比例視作占空比，由於低通濾波器的截止頻率低於方波的一次諧波頻率時，方波便會被只保留直流成分，此時占空比大的PWM波所具有的能量更大，因此也會被轉化為高幅度的直流量；占空比小的PWM波會被轉化為低幅度的直流量，從而實現一位碼流到多位量化值的轉變。
4.參考資料
吳迪. 一種Sigma-Delta ADC中數字抽取濾波器的設計[D].西安電子科技大學,2020.
https://www.bilibili.com/video/BV1PV41127QD
https://zhuanlan.zhihu.com/p/88692450
https://en.wikipedia.org/wiki/Cascaded_integrator–comb_filter
https://blog.csdn.net/qq_41332806/article/details/108859496