SystemVerilog之通過Modelsim運行仿真

介紹：最近再學systemVerilog綠皮書《System Verilog驗證 測試平台編寫指南》，里面有很多的程序想要去仿真運行並查看結果。手頭只有裝有windows10系統的電腦，因此裝了個modelsim10.7來運行程序並仿真。用一個簡單的例子來記錄一下編譯和仿真過程

后續會去找個裝有VCS的Linux虛擬機來跑程序。

一、軟件

　　1. 程序編寫軟件vscode。

      2. 仿真軟件modelsim10.7。

二、編寫程序

編寫程序helloSV.sv如下

 

module HelloSV();
    initial begin
        $display("Hello System Verilog!");
    end
endmodule

 

三、建立modelsim工程

1. 打開modelsim，file->new->project， 並建立hellosv_sim的工程

2. 加入編寫好的程序

 

 3. 選中程序並編譯

 

 可以看到綠色的勾，表明編譯通過

4. 再點擊Transcript窗口上方的Library窗口可以看到我們編譯的程序已經加載到work庫中了。

 

 

5. 右鍵點擊HelloSV.sv，選擇simulate，會出現如下界面，再點擊紅圈中的按鈕開始仿真。

6. 此時可以在Transcript窗口看到仿真結果

 

 和我們所期望的輸出結果一致。恭喜，程序運行通過！

 

 結尾：這里記錄一下modelsim仿真流程，希望對你有幫助。