從altera轉戰xilinx，經典的FPGA到ZYNQ系列，第一站就是先熟悉編譯軟件Vivado。我就直接跳過軟件安裝部分了，如有疑問，可以在評論區提出來，我看到了就幫你解答。
首先是是打開界面
然后建立工程，紅圈表示自動建立子文件夾。
因為手上暫時沒有現成的器件，后續一直點next就行了。
這是打開的界面，然后我們需要開始創建.v文件寫全加器的電路代碼。右鍵點擊Design Sources->next->creat file.會得到下圖二，然后取名full_adder再點OK和finish。
寫好的代碼如下圖所示：
然后開始准備仿真，右鍵點擊Sim（1）的添加源文件。
后面過程與寫工程代碼一樣的流程。
然后開始寫激勵文件。代碼如下圖：
最后點擊Tool-》Setting，設置仿真格式及其他。
一定要選擇紅圈處的verilog路徑，一般就是你的工程文件夾。點擊OK就直接運行仿真了，因為代碼比較簡單我就沒做語言檢驗。
感覺這個仿真還挺不錯的，比modelsim方便很多，主要是modelsim作為第三方軟件需要額外下載，沒有自帶的便捷。
總結一下，感覺就是在vivado上寫代碼特別難受，還有他的編譯功能找語法錯誤功能有點沒摸懂，不太習慣。后面還是用notepad++擼代碼吧，看起來爽多了。