軟件版本：modelsim se-64 2019.2
在網上搜到相關博客《modelsim仿真fifo和rom時候，輸出出現高阻》
其中有的操作是無關緊要的：
如：
1. 在 ; List of dynamically loaded objects for Verilog PLI applications 下一行處加
Veriuser = D:/Modeltech/convert_hex2ver.dll
當然，以上路徑為你的convert_hex2ver.dll文件所在處
2. 注意，將這個兩個文件添加之后需要先編譯這兩個文件，執行一次完全編譯，否則不起作用！
有效操作：
3. 找到altera_mf.v和220model.v這2個文件然后把他們一起編譯一下就可以了，
這兩個文件在quartus 安裝目錄eda/sim_lib下。
4. 另外加上我自己發現的projects中不能添加多余文件，如圖下添加之后輸出即為高阻態，
