調取的 DDR3 控制器給用戶端預留了接口，用於實現對該 IP 核的控制，我們要做的就是利用這些接口打造合適的 DDR3 控制器。在生成 DDR3 IP 核的界面中，可以找到 User Guide 手冊，DDR3 的使用將圍繞這個手冊來展開。
一、接口說明
打開 User Guide 第 90 頁，可以看到 DDR3 IP 核的接口框圖如下所示。可以看到，中間部分就是我們調取的 DDR3 IP 核，它預留了兩組總線，右邊一組直接綁定在 DDR3 芯片端口，其總線信號名稱均以 ddr 開頭，這部分總線只需要在 top 層設為端口即可，無需自己寫代碼控制。而左邊一組則是留給用戶端邏輯，其總線信號名稱多以 app 開頭，這些信號則需我們自己來編寫實現。
User Guide 第92頁里有個匯總表，我們簡單翻譯一下。
二、命令、寫、讀
1、命令總線（表格紅色部分）
由前面表格和數據手冊提供的時序圖，我們可以得到以下信息：
（1）app _cmd 命令分為寫和讀，寫為 3‘b000，讀為 3'b001；
（2）只有當 app_rdy 和 app_en 信號為高時，命令才有效。
2、寫總線（表格黃色部分）
數據手冊提供的時序圖如下所示。共有 3 種傳輸模式。模式 1 指的是命令和數據同時發送到 IP 核，模式 2 指的是數據提前於命令發送到 IP 核，模式 3 指的是數據落后於命令發送到 IP 核。模式 1 和 2 均可穩定傳輸，而模式 3 必須滿足一個條件，即數據落后命令的時間不能超過兩個時鍾周期。本次設計我打算采用模式 1，時序設計起來比較方便。
關於 app_wdf_end 信號，該信號表示：當前突發寫的最后一個數據。在A7 DDR3 的控制器IP核中，只存在突發長度為 8 地址的形式 ，1 個地址能存放的數據是 16bit，因此每一次的地址突發帶來的數據突發為 8*16=128 bit（對外接口為128bit）。本次 DDR3 IP 核調取時，我們選取的 “物理層 - 用戶端” 的速率為 4：1，每次發送的有效數據為 128 bit，因此1 次突發寫就完成了數據的寫入，app_wdf_end 和 app_wdf_en 時序上同步了。
而如果選取的 “物理層 - 用戶端” 的速率為 2：1，每次發送的有效數據為 64 bit，因此1次突發要分成2次才能真正寫完，app_wdf_end 就看得更清楚了。
本次設計采用第一種【數據對齊模式】如下所示：
3、讀總線（表格黃色部分）
讀總線也分為兩種速率，4:1 和 2:1。讀就比較簡單了，由 User Guide 可知各信號之間的邏輯關系，讀數據是在給出命令之后一段時間后開始出現的。圖中沒有給出 app_rd_data_end 信號，此信號和 app_wdf_end是相同的，即在DDR3的物理層端與用戶端存在兩種速率情況，此次設計速率為4:1，app_rd_data_end 和 app_rd_data_valid 相同。說白了就是給到命令和地址，過一段時間數據和數據有效指示就出來了。設計時要注意這個“過一段時間”是不確定的，因此讀地址和讀命令給完后就不要給了，之后要進行等待，等到讀數據全部出來后才可以再做的別的操作。
三、完整代碼
之前的 DDR2 控制器設計中，采用了對 DDR2 IP 再次封裝的方法，而 DDR3 也完全可以這樣做。設計一個 DDR3_burst 文件，對 DDR3 IP 進行一次外部突發的封裝，方便后面的控制。
1 //************************************************************************** 2 // *** 名稱 : DDR3_burst.v 3 // *** 作者 : xianyu_FPGA 4 // *** 博客 : https://www.cnblogs.com/xianyufpga/ 5 // *** 日期 : 2020年6月 6 // *** 描述 : 完成一次DDR3的突發 7 //************************************************************************** 8 module DDR3_burst 9 //============================< 參數 >====================================== 10 #( 11 parameter DDR_DM_W = 2 , //芯片dm位寬 12 parameter DDR_DQS_W = 2 , //芯片dqs位寬 13 parameter DDR_BANK_W = 3 , //芯片bank位寬 14 parameter DDR_ADDR_W = 14 , //芯片地址位寬 15 parameter DDR_DATA_W = 16 , //芯片數據位寬 16 //------------------------------------------------------- 17 parameter APP_DATA_W = 128 , //用戶數據位寬 18 parameter APP_ADDR_W = 28 , //用戶地址位寬 19 //------------------------------------------------------- 20 parameter BURST_ADDR_W = 25 //外部突發位寬 28-3 21 ) 22 //============================< 信號 >====================================== 23 ( 24 //時鍾和復位 -------------------------------------------- 25 input sys_clk_i , //DDR3 參考時鍾 26 input sys_rst , //FPGA 全局復位 27 output ui_clk , //DDR3 工作時鍾 28 output DDR3_rst , //DDR3 同步復位 29 //突發讀寫接口 ------------------------------------------ 30 input burst_rd_req , //突發讀請求 31 input burst_wr_req , //突發寫請求 32 input [BURST_ADDR_W -3:0] burst_rd_len , //突發讀長度 33 input [BURST_ADDR_W -3:0] burst_wr_len , //突發寫長度 34 input [BURST_ADDR_W -1:0] burst_rd_addr , //突發讀地址 35 input [BURST_ADDR_W -1:0] burst_wr_addr , //突發寫地址 36 output [APP_DATA_W -1:0] burst_rd_data , //突發讀數據 37 input [APP_DATA_W -1:0] burst_wr_data , //突發寫數據 38 output burst_rd_ack , //突發讀應答,連接FIFO 39 output burst_wr_ack , //突發寫應答,連接FIFO 40 output reg burst_rd_done , //突發讀完成信號 41 output reg burst_wr_done , //突發寫完成信號 42 //DDR3芯片接口 ------------------------------------------ 43 output [DDR_ADDR_W -1:0] ddr3_addr , 44 output [DDR_BANK_W -1:0] ddr3_ba , 45 output ddr3_cas_n , 46 output ddr3_ck_n , 47 output ddr3_ck_p , 48 output ddr3_cke , 49 output ddr3_ras_n , 50 output ddr3_cs_n , 51 output ddr3_reset_n , 52 output ddr3_we_n , 53 inout [DDR_DATA_W -1:0] ddr3_dq , 54 inout [DDR_DQS_W -1:0] ddr3_dqs_n , 55 inout [DDR_DQS_W -1:0] ddr3_dqs_p , 56 output [DDR_DM_W -1:0] ddr3_dm , 57 output ddr3_odt 58 ); 59 //============================< 信號 >====================================== 60 reg [APP_ADDR_W -1:0] app_addr ; 61 wire [2:0] app_cmd ; 62 wire app_en ; 63 wire [APP_DATA_W -1:0] app_wdf_data ; 64 wire app_wdf_end ; 65 wire app_wdf_wren ; 66 wire [APP_DATA_W -1:0] app_rd_data ; 67 wire app_rd_data_end ; 68 wire app_rd_data_valid ; 69 wire app_rdy ; 70 wire app_wdf_rdy ; 71 //------------------------------------------------------- 72 reg [4:0] state ; 73 reg [BURST_ADDR_W -1:0] rd_len ; 74 reg [BURST_ADDR_W -1:0] wr_len ; 75 reg [BURST_ADDR_W -1:0] rd_addr_cnt ; //讀地址計數器 76 reg [BURST_ADDR_W -1:0] rd_data_cnt ; //讀數據計數器 77 reg [BURST_ADDR_W -1:0] wr_data_cnt ; //一次突發寫內的計數器 78 //============================< 參數 >====================================== 79 localparam DDR3_BL = 8 ; 80 //------------------------------------------------------- 81 localparam IDLE = 5'b00001 ; //空閑狀態 82 localparam ARBIT = 5'b00010 ; //仲裁狀態 83 localparam WR = 5'b00100 ; //寫准備狀態 84 localparam RD_ADDR = 5'b01000 ; //讀狀態 85 localparam RD_WAIT = 5'b10000 ; //讀等待狀態 86 //========================================================================== 87 //== DDR3 IP, input 200Mhz, get 400Mhz, ui 100Mhz 88 //========================================================================== 89 DDR3 u_DDR3 90 ( 91 .ddr3_addr (ddr3_addr ), //output [13:0] 92 .ddr3_ba (ddr3_ba ), //output [ 2:0] 93 .ddr3_cas_n (ddr3_cas_n ), //output 94 .ddr3_ck_n (ddr3_ck_n ), //output 95 .ddr3_ck_p (ddr3_ck_p ), //output 96 .ddr3_cke (ddr3_cke ), //output 97 .ddr3_ras_n (ddr3_ras_n ), //output 98 .ddr3_reset_n (ddr3_reset_n ), //output 99 .ddr3_we_n (ddr3_we_n ), //output 100 .ddr3_dq (ddr3_dq ), //inout [15:0] 101 .ddr3_dqs_n (ddr3_dqs_n ), //inout [ 1:0] 102 .ddr3_dqs_p (ddr3_dqs_p ), //inout [ 1:0] 103 .init_calib_complete (init_calib_complete ), //output 104 .ddr3_cs_n (ddr3_cs_n ), //output 105 .ddr3_dm (ddr3_dm ), //output [ 1:0] 106 .ddr3_odt (ddr3_odt ), //output 107 //--------------------------------------------------- 108 .app_addr (app_addr ), //input [27:0] 109 .app_cmd (app_cmd ), //input [ 2:0] 110 .app_en (app_en ), //input 111 .app_wdf_data (app_wdf_data ), //input [127:0] 112 .app_wdf_end (app_wdf_end ), //input 113 .app_wdf_wren (app_wdf_wren ), //input 114 .app_rd_data (app_rd_data ), //output [127:0] 115 .app_rd_data_end (app_rd_data_end ), //output 116 .app_rd_data_valid (app_rd_data_valid ), //output 117 .app_rdy (app_rdy ), //output 118 .app_wdf_rdy (app_wdf_rdy ), //output 119 .app_sr_req (1'b0 ), //input 120 .app_ref_req (1'b0 ), //input 121 .app_zq_req (1'b0 ), //input 122 .app_sr_active ( ), //output 123 .app_ref_ack ( ), //output 124 .app_zq_ack ( ), //output 125 .ui_clk (ui_clk ), //output 100Mhz 126 .ui_clk_sync_rst (ui_clk_sync_rst ), //output 127 .app_wdf_mask (16'b0000_0000_0000_0000), //input [15:0] 128 //--------------------------------------------------- 129 .sys_clk_i (sys_clk_i ), //input 200Mhz 130 .sys_rst (sys_rst ) //input 系統復位 131 ); 132 133 //復位信號 134 assign DDR3_rst = ui_clk_sync_rst | (~init_calib_complete); 135 //========================================================================== 136 //== 狀態機 137 //========================================================================== 138 always @(posedge ui_clk) begin 139 if(DDR3_rst) begin 140 state <= IDLE; 141 burst_wr_done <= 1'b0; 142 burst_rd_done <= 1'b0; 143 144 end 145 else begin 146 case(state) 147 //--------------------------------------------------- 空閑 148 IDLE: begin 149 burst_wr_done <= 1'b0; 150 burst_rd_done <= 1'b0; 151 state <= ARBIT; 152 end 153 ARBIT: begin 154 if(burst_wr_req) begin 155 state <= WR; 156 end 157 else if(burst_rd_req) begin 158 state <= RD_ADDR; 159 end 160 end 161 //--------------------------------------------------- 寫數據 162 WR: begin 163 if(wr_data_cnt >= wr_len - 1 && app_wdf_rdy && app_rdy) begin 164 state <= IDLE; 165 burst_wr_done <= 1'b1; 166 end 167 end 168 //--------------------------------------------------- 讀地址 169 RD_ADDR:begin 170 if(rd_addr_cnt >= rd_len - 1 && app_rdy) begin 171 state <= RD_WAIT; 172 end 173 end 174 //--------------------------------------------------- 讀數據等待 175 RD_WAIT:begin 176 if(rd_data_cnt >= rd_len - 1) begin 177 state <= IDLE; 178 burst_rd_done <= 1'b1; 179 end 180 end 181 default: state <= IDLE; 182 endcase 183 end 184 end 185 186 //狀態機名稱，Modelsim測試用 187 //--------------------------------------------------- 188 reg [55:0] state_name; //1個字符8位寬 189 always @(*) begin 190 case(state) 191 IDLE : state_name = "IDLE"; 192 ARBIT : state_name = "ARBIT"; 193 WR : state_name = "WR"; 194 RD_ADDR : state_name = "RD_ADDR"; 195 RD_WAIT : state_name = "RD_WAIT"; 196 default : state_name = "IDLE"; 197 endcase 198 end 199 //========================================================================== 200 //== 在進入讀寫狀態前鎖存讀寫突發長度 201 //========================================================================== 202 always @(posedge ui_clk) begin 203 if(DDR3_rst) 204 rd_len <= 'b0; 205 else if(state == ARBIT && burst_rd_req) 206 rd_len <= burst_rd_len; 207 end 208 209 always @(posedge ui_clk) begin 210 if(DDR3_rst) 211 wr_len <= 'b0; 212 else if(state == ARBIT && burst_wr_req) 213 wr_len <= burst_wr_len; 214 end 215 //========================================================================== 216 //== 在一次寫突發內，寫數據個數計數器不斷遞增 217 //========================================================================== 218 always @(posedge ui_clk) begin 219 if(DDR3_rst) 220 wr_data_cnt <= 'b0; 221 else if(state == WR && app_wdf_rdy && app_rdy) begin 222 if(wr_data_cnt >= wr_len - 1) 223 wr_data_cnt <= 'b0; 224 else 225 wr_data_cnt <= wr_data_cnt + 'b1; 226 end 227 end 228 //========================================================================== 229 //== 每次給出讀指令時，讀地址遞增一個突發 230 //========================================================================== 231 always @(posedge ui_clk) begin 232 if(DDR3_rst) 233 rd_addr_cnt <= 'b0; 234 else if(state == RD_ADDR && app_rdy) begin 235 if(rd_addr_cnt >= rd_len - 1) 236 rd_addr_cnt <= 'b0; 237 else 238 rd_addr_cnt <= rd_addr_cnt + 1; 239 end 240 end 241 //========================================================================== 242 //== 每讀出一個數據時，數據個數遞增1 243 //========================================================================== 244 always @(posedge ui_clk) begin 245 if(DDR3_rst) 246 rd_data_cnt <= 'b0; 247 else if(app_rd_data_valid) begin 248 if(rd_data_cnt >= rd_len - 1) 249 rd_data_cnt <= 'b0; 250 else 251 rd_data_cnt <= rd_data_cnt + 'b1; 252 end 253 end 254 //========================================================================== 255 //== 鎖存local_address,並且在完成一次突發讀寫時遞增讀寫地址 256 //========================================================================== 257 always @(posedge ui_clk) begin 258 if(DDR3_rst) begin 259 app_addr <= 'b0; 260 end 261 else if(state == ARBIT && burst_wr_req) begin 262 app_addr <= {burst_wr_addr,3'b0}; //和外界呈8倍關系 263 end 264 else if(state == ARBIT && burst_rd_req) begin 265 app_addr <= {burst_rd_addr,3'b0}; //和外界呈8倍關系 266 end 267 else if(state == WR && (wr_data_cnt < wr_len - 1) && app_wdf_rdy && app_rdy) begin 268 app_addr <= app_addr + DDR3_BL; 269 end 270 else if(state == RD_ADDR && (rd_addr_cnt < rd_len - 1) && app_rdy) begin 271 app_addr <= app_addr + DDR3_BL; 272 end 273 end 274 //========================================================================== 275 //== DDR3其他信號 276 //========================================================================== 277 //命令 278 assign app_cmd = (state == RD_ADDR || state == RD_WAIT) ? 3'b001 : 3'b000; 279 280 //使能 281 assign app_en = (state == WR || state == RD_ADDR) ? 1'b1 : 1'b0; 282 283 //讀數據 284 assign burst_rd_data = app_rd_data; 285 286 //讀應答，即讀FIFO的寫使能 287 assign burst_rd_ack = app_rd_data_valid; 288 289 //寫數據 290 assign app_wdf_data = burst_wr_data; 291 292 //寫應答，即寫FIFO的讀使能 293 assign burst_wr_ack = (state == WR && app_wdf_rdy && app_rdy) ? 1'b1 : 1'b0; 294 295 //寫使能，指示數據寫入 296 assign app_wdf_wren = burst_wr_ack; 297 298 //寫結束，4:1模式下二者相等 299 assign app_wdf_end = app_wdf_wren; 300 301 302 303 endmodule
DDR3 IP 的信號和 DDR2 IP 的信號還是有很多不一樣的地方，此外 DDR3_burst 采用的狀態機刪除了 WR_RDY 提前一拍信號，該狀態在 DDR2_burst 中的作用是提前一拍寫，配合外部的 normal 模式的寫FIFO，該模式下 FIFO 讀使能后一拍讀數據才出來。 DDR3_burst 如果也這樣做，寫數據的對齊比較難設計，設計結果總是不盡人意，所以就刪除了該狀態。不過沒有關系，不提前的話，非常方便采用第一種【數據對齊模式】，而外部寫 FIFO 采用 first word fall through 模式（show ahead模式）就行了，該模式下 FIFO 的讀使能和讀數據完全對齊。需要注意一點的是地址的變換，外部地址和本模塊地址是 8 倍關系，因此 262 行和 265 行的地址傳遞中，通過位數加 3 個 0 的方法實現乘 8 的效果。頂層的 APP_ADDR_W 和 BURST_ADDR_W 的位數相差 3 也是這個原因。
IDLE 到讀寫中間插入了 ARBIT 狀態，目的是為了配合上一層模塊的數據和地址傳進來，多給一個周期后，地址更新的時序對得比較齊。
四、仿真測試
1 `timescale 1ns/1ps //時間精度 2 `define Clock 5 //時鍾周期 3 4 module DDR3_burst_tb; 5 //============================< 參數 >====================================== 6 parameter DDR_DM_W = 2 ; //芯片dm位寬 7 parameter DDR_DQS_W = 2 ; //芯片dqs位寬 8 parameter DDR_BANK_W = 3 ; //芯片bank位寬 9 parameter DDR_ADDR_W = 14 ; //芯片地址位寬 10 parameter DDR_DATA_W = 16 ; //芯片數據位寬 11 //------------------------------------------------------- 12 parameter APP_DATA_W = 128 ; //用戶數據位寬 13 parameter APP_ADDR_W = 28 ; //用戶地址位寬 14 //------------------------------------------------------- 15 parameter BURST_ADDR_W = 25 ; //外部突發位寬 28-3 16 //============================< 端口 >====================================== 17 reg sys_clk_i ; //DDR3 參考時鍾 18 reg sys_rst ; //FPGA 全局復位 19 wire ui_clk ; //DDR3 工作時鍾 20 wire DDR3_rst ; //DDR3 同步復位 21 //突發讀寫接口 ------------------------------------------ 22 reg burst_rd_req ; //突發讀請求 23 reg burst_wr_req ; //突發寫請求 24 reg [BURST_ADDR_W -3:0] burst_rd_len ; //突發讀長度 25 reg [BURST_ADDR_W -3:0] burst_wr_len ; //突發寫長度 26 reg [BURST_ADDR_W -1:0] burst_rd_addr ; //突發讀地址 27 reg [BURST_ADDR_W -1:0] burst_wr_addr ; //突發寫地址 28 wire [APP_DATA_W -1:0] burst_rd_data ; //突發讀數據 29 reg [APP_DATA_W -1:0] burst_wr_data ; //突發寫數據 30 wire burst_rd_ack ; //突發讀應答,連接FIFO 31 wire burst_wr_ack ; //突發寫應答,連接FIFO 32 wire burst_rd_done ; //突發讀完成信號 33 wire burst_wr_done ; //突發寫完成信號 34 //DDR3芯片接口 ------------------------------------------ 35 wire [DDR_ADDR_W -1:0] ddr3_addr ; 36 wire [DDR_BANK_W -1:0] ddr3_ba ; 37 wire ddr3_cas_n ; 38 wire ddr3_ck_n ; 39 wire ddr3_ck_p ; 40 wire ddr3_cke ; 41 wire ddr3_ras_n ; 42 wire ddr3_cs_n ; 43 wire ddr3_reset_n ; 44 wire ddr3_we_n ; 45 wire [DDR_DATA_W -1:0] ddr3_dq ; 46 wire [DDR_DQS_W -1:0] ddr3_dqs_n ; 47 wire [DDR_DQS_W -1:0] ddr3_dqs_p ; 48 wire [DDR_DM_W -1:0] ddr3_dm ; 49 wire ddr3_odt ; 50 //========================================================================== 51 //== 模塊例化 52 //========================================================================== 53 DDR3_burst 54 #( 55 .DDR_DM_W (DDR_DM_W ), //芯片dm位寬 56 .DDR_DQS_W (DDR_DQS_W ), //芯片dqs位寬 57 .DDR_BANK_W (DDR_BANK_W ), //芯片bank位寬 58 .DDR_ADDR_W (DDR_ADDR_W ), //芯片地址位寬 59 .DDR_DATA_W (DDR_DATA_W ), //芯片數據位寬 60 //--------------------------------------------------- 61 .APP_DATA_W (APP_DATA_W ), //用戶數據位寬 62 .APP_ADDR_W (APP_ADDR_W ), //用戶地址位寬 63 //--------------------------------------------------- 64 .BURST_ADDR_W (BURST_ADDR_W ) //外部突發位寬 28-3 65 ) 66 u_DDR3_burst 67 ( 68 .sys_clk_i (sys_clk_i ), //DDR3 參考時鍾 69 .sys_rst (sys_rst ), //FPGA 全局復位 70 .ui_clk (ui_clk ), //DDR3 工作時鍾 71 .DDR3_rst (DDR3_rst ), //DDR3 同步復位 72 //--------------------------------------------------- 73 .burst_rd_req (burst_rd_req ), //突發讀請求 74 .burst_wr_req (burst_wr_req ), //突發寫請求 75 .burst_rd_len (burst_rd_len ), //突發讀長度 76 .burst_wr_len (burst_wr_len ), //突發寫長度 77 .burst_rd_addr (burst_rd_addr ), //突發讀地址 78 .burst_wr_addr (burst_wr_addr ), //突發寫地址 79 .burst_rd_data (burst_rd_data ), //突發讀數據 80 .burst_wr_data (burst_wr_data ), //突發寫數據 81 .burst_rd_ack (burst_rd_ack ), //突發讀應答,連接FIFO 82 .burst_wr_ack (burst_wr_ack ), //突發寫應答,連接FIFO 83 .burst_rd_done (burst_rd_done ), //突發讀完成信號 84 .burst_wr_done (burst_wr_done ), //突發寫完成信號 85 //--------------------------------------------------- 86 .ddr3_addr (ddr3_addr ), 87 .ddr3_ba (ddr3_ba ), 88 .ddr3_cas_n (ddr3_cas_n ), 89 .ddr3_ck_n (ddr3_ck_n ), 90 .ddr3_ck_p (ddr3_ck_p ), 91 .ddr3_cke (ddr3_cke ), 92 .ddr3_ras_n (ddr3_ras_n ), 93 .ddr3_cs_n (ddr3_cs_n ), 94 .ddr3_reset_n (ddr3_reset_n ), 95 .ddr3_we_n (ddr3_we_n ), 96 .ddr3_dq (ddr3_dq ), 97 .ddr3_dqs_n (ddr3_dqs_n ), 98 .ddr3_dqs_p (ddr3_dqs_p ), 99 .ddr3_dm (ddr3_dm ), 100 .ddr3_odt (ddr3_odt ) 101 ); 102 103 //仿真模型 104 ddr3_model u_ddr3_model 105 ( 106 .rst_n (ddr3_reset_n ), 107 .ck (ddr3_ck_p ), 108 .ck_n (ddr3_ck_n ), 109 .cke (ddr3_cke ), 110 .cs_n (ddr3_cs_n ), 111 .ras_n (ddr3_ras_n ), 112 .cas_n (ddr3_cas_n ), 113 .we_n (ddr3_we_n ), 114 .dm_tdqs ({ddr3_dm[1],ddr3_dm[0]} ), //ddr3_dm為2位 115 .ba (ddr3_ba ), 116 .addr (ddr3_addr ), 117 .dq (ddr3_dq[15:0] ), //ddr3_dq為16位 118 .dqs ({ddr3_dqs_p[1],ddr3_dqs_p[0]} ), //ddr3_dqs_p為2位 119 .dqs_n ({ddr3_dqs_n[1],ddr3_dqs_n[0]} ), //ddr3_dqs_n為2位 120 .tdqs_n ( ), 121 .odt (ddr3_odt ) 122 ); 123 //========================================================================== 124 //== 時鍾信號和復位信號 125 //========================================================================== 126 initial begin 127 sys_clk_i = 1; 128 forever 129 #(`Clock/2) sys_clk_i = ~sys_clk_i; 130 end 131 132 initial begin 133 sys_rst = 0; #(`Clock*20+1); 134 sys_rst = 1; 135 end 136 //========================================================================== 137 //== 設計輸入信號 138 //========================================================================== 139 initial begin 140 burst_wr_req = 0; 141 burst_rd_req = 0; 142 burst_wr_len = 16; 143 burst_rd_len = 16; 144 burst_wr_addr = 0; 145 burst_rd_addr = 0; 146 burst_wr_data = 0; 147 #(`Clock*20+1); 148 //--------------------------------------------------- 第1次 149 //寫 150 @(negedge u_DDR3_burst.DDR3_rst); //初始化完成，復位結束 151 @(posedge ui_clk); 152 burst_wr_addr = 1; 153 burst_wr_req = 1; 154 @(posedge ui_clk); 155 burst_wr_req = 0; 156 //讀 157 @(posedge burst_wr_done); 158 @(posedge ui_clk); 159 burst_rd_addr = 1; 160 burst_rd_req = 1; 161 @(posedge ui_clk); 162 burst_rd_req = 0; 163 //--------------------------------------------------- 第2次 164 //寫 165 @(posedge burst_rd_done); 166 @(posedge ui_clk); 167 burst_wr_addr = 2; 168 burst_wr_req = 1; 169 @(posedge ui_clk); 170 burst_wr_req = 0; 171 //讀 172 @(posedge burst_wr_done); 173 @(posedge ui_clk); 174 burst_rd_addr = 2; 175 burst_rd_req = 1; 176 @(posedge ui_clk); 177 burst_rd_req = 0; 178 end 179 180 //設計寫數據 1 181 task gen_data_1; 182 integer i; 183 begin 184 @(posedge burst_wr_ack); 185 for(i=1;i<=16;i=i+1) begin 186 burst_wr_data = i; 187 188 @(posedge ui_clk); 189 if(!burst_wr_ack) 190 i = i-1; 191 end 192 193 end 194 endtask 195 196 //設計寫數據 2 197 task gen_data_2; 198 integer i; 199 begin 200 @(posedge burst_wr_ack); 201 for(i=21;i<=36;i=i+1) begin 202 burst_wr_data = i; 203 204 @(posedge ui_clk); 205 if(!burst_wr_ack) 206 i = i-1; 207 end 208 209 end 210 endtask 211 212 initial begin 213 gen_data_1; 214 gen_data_2; 215 end 216 217 218 endmodule
仿真設計了兩次讀寫，突發長度都是 16。第1次讀寫的數據為 1-16，地址從 1 開始（內部轉化為8開始），第 2 次讀寫的數據為 21-36，地址從 2 開始（內部轉化為 16開始）。
五、仿真波形
1、第一次寫和讀
外部突發長度設置為 16，寫入初始外部地址為 1（內部就是8），寫入數據 1-16，波形如下所示：
2、第二次寫和讀
外部突發長度設置為 16，寫入外部初始地址為 2（內部就是16），寫入數據 21-36，波形如下所示：
3、打印窗口
六、DDR2 和 DDR3 不同點
1、突發長度
DDR2 在滿速率的情況下突發長度是 4，每一個 local 數據可以看出包含了 2 個芯片數據，貌似和理論突發長度 4 不一致，但其實是因為 DDR2 IP 有一個神奇的信號 loca_size，該信號充當了類似突發長度的功能，滿速率情況下，local_size一般設置為 2，這樣每次傳輸 local_size 個數據，就完成了一次突發。而 local_size 的具體數字還可以變化（具體變化規則查看datasheet），可以根據外部數據個數，在代碼上進行更改。
而 DDR3 的突發長度是 8，這是改不了的，它沒有 local_size 這個神奇信號，它的地址就是要每次遞增 8 位。
2、地址存放的數據位寬
DDR2 的 local_address 存放的數據位寬就是 local_wdata/local_rdata的位寬，以 local_size = 2 為例，每湊齊 2 個數據，地址就突發 2，而最后只有一個數據時，可以更改 local_size = 1，地址也就突發1。而 DDR3 的 app_addr 存放的數據位寬是芯片地址存放的數據位寬，例如芯片地址存放的是 16 位，app_addr 的地址存放的數據位寬也是 16 位。由於 app_wdf_data/app_rd_data 是 128 位的，所以每來 1 個數據，地址要突發 8 。因此 DDR2_burst 的設計中有 wrburst_cnt，而 DDR3_burst 的設計就不需要了，直接來幾個數據，地址就突發幾個 8。
七、注意事項
1、app_cmd 信號只有寫（000）和讀（001）兩種方式，必須嚴格設計。
2、app_en 只針對寫和讀地址，讀數據時需關閉，否則可能讀數據時也在讀地址，最后讀出的數據會出錯。
3、雖然說 app_rdy 信號是針對 addr 和 app_cmd 的，而app_wdf_rdy 是針對寫數據的，但設計的寫模式是【數據對齊模式】，還是寫上 app_rdy && app_wdf_rdy 吧，這樣直接就是對齊的。
4、本次設計采用 4:1 模式，app_wdf_end 和 app_wdf_wren 是相等的，app_rd_data_valid 和 app_rd_data_end 也是相等的。
參考資料：V3學院FPGA教程