MIG IP控制DDR3讀寫測試

　　本文設計思想采用明德揚至簡設計法。在高速信號處理場合下，很短時間內就要緩存大量的數據，這時片內存儲資源已經遠遠不夠了。DDR SDRAM因其極高的性價比幾乎是每一款中高檔FPGA開發板的首選外部存儲芯片。DDR操作時序非常復雜，之所以在FPGA開發中用途如此廣泛，都要得意於MIG IP核。網上關於MIG控制DDR的資料很多，因此本文只講述個人認為較重要的內容。由於MIG IP核用戶接口時序較復雜，這里給出擴展接口模塊用於進一步簡化接口時序。

　　先來看看MIG IP核的架構：

 

　　了解下存儲芯片側重要接口：

　　ddr_addr 　　　　　　　　　　　　DDR3的行列地址

　　ddr_ba    　　　　　　　　　　　　DDR3的bank地址

　　ddr_cas_n ddr_ras_n ddr_we_n 　　命令控制

　　ddr_ck ddr_ck_n 　　　　　　　　  差分時鍾

　　ddr_dm　　　　　　　　　　　　   數據輸入屏蔽

　　ddr_o_dt　　　　　　　　　　　　片上終端使能，用於使能和禁止片內終端電阻

　　ddr_reset_n　　　　　　　　　　   DDR3復位

　　ddr_dqs ddr_dqs_n　　　　　　　  數據同步信號

　　ddr_dq　　　　　　　　　　　　    傳輸數據

　　之后我們從IP核配置開始說起。Controller Options這頁最為重要，其中包括時鍾策略和外部DDR芯片參數配置。首先時鍾周期選擇為400MHz，此時PHY to Controller Clock Ratio只能是4:1，也就是說MIG用戶側時鍾為100MHz。下半部分是選擇合適的DDR芯片型號和參數，要再三確認無誤。

 　　Memory Options這頁輸入時鍾周期選擇為200MHz，根據Controller Options頁的選項，該時鍾經過PLL分頻和倍頻后的時鍾分別作為用戶側時鍾100MHz和DDR接口時鍾400MHz。

 　　這里有個參考時鍾選項，如果Memory Options頁PLL輸入時鍾頻率選為200MHz，此處可以直接選擇Use System Clock，從而簡化接口。

　　以上是MIG IP核配置過程中較為重要的部分，實際上上述配置也可通過修改工程代碼中參數來重定義。IP核配置完成，打開example design工程頂層文件，我們來重點關注下用戶側接口功能和時序。

　　這是本人寫的注釋，更具體清晰的說明還是要查看官方文檔UG586.接下來看看寫數據和讀數據的接口時序圖（時鍾比例4:1，burst length = 8為例）：

　　指令通道：

　　寫數據：

 

　　從時序圖可以看出，指令地址和數據使用兩套時序，彼此相互獨立。為了便於設計，直接將兩套時序嚴格對齊（情況1）也可以正常工作。

　　讀數據：

 

　　為什么說“時鍾比例4:1，burst length = 8為例”？這一點特別關鍵。此時用戶時鍾周期是DDR接口時鍾周期的4倍，也就是一個用戶時鍾信號上升沿對應8個DDR時鍾邊沿。burst length可以理解為MIG連續操作DDR地址的個數，故在4:1時鍾比例下，一個用戶時鍾周期正好對8個地址進行了讀/寫操作，256bit數據分8次（32bit）寫入DDR中。由此分析，在寫數據時讓app_wdf_end = app_wdf_wren即可，並且讀/寫操作時地址遞增步長為8.

　　雖然MIG IP核提供了用戶接口，但讀寫指令通道復用且需要實時關注兩個rdy信號造成了時序操作上的不方便。為此我們需要對接口進一步封裝，保證寫操作時只關注：寫使能user_wdata_en 寫地址user_waddr 寫數據user_wdata和寫准備就緒信號user_wdata_rdy，讀操作時只關注：讀使能user_rdata_en 讀地址user_raddr 讀數據user_rdata 讀數據有效user_rdata_vld和讀操作准備就緒user_rdata_rdy。

　　利用擴展接口模塊，將讀通道和寫通道接口分離，並分別例化一個FIFO緩存地址和數據。當讀/寫指令同時有效時，通過MIG側的優先級輪換邏輯輪流讀取其中一個FIFO，每次選一個FIFO讀取直至FIFO為空再重新選擇。其工程結構和核心代碼如下：

　　讀側邏輯核心代碼：

//讀側--------------------------------------------------------------

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        rd_flag <= (0)  ;
    end
    else if(rd_flag == 0 && mig_rdy && mig_wdf_rdy && !rdempty1 && (rdempty0 || (!rdempty0 && priority == 0)))begin
        rd_flag <= (2'b01)  ;//讀取 寫指令FIFO
    end 
    else if(rd_flag == 0 && mig_rdy && !rdempty0 && (rdempty1 || (!rdempty1 && priority == 1)))begin
        rd_flag <= (2'b10)  ;//讀取 讀指令FIFO
    end 
    else if((rd_flag == 2'b01 && rdempty1)||(rd_flag == 2'b10 && rdempty0))
        rd_flag <= 0;
end

//同時非空時輪換優先級
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        priority <= (0)  ;
    end
    else if(rd_flag == 0 && !rdempty0 && !rdempty1)begin
        priority <= (!priority)  ;
    end 
end

　　為了方便測試，設計樣式生成模塊與擴展接口模塊用戶側連接，不斷向一段地址寫入固定數據序列並在一段時間后讀回。

`timescale 1ns / 1ps
/*
該模塊功能：
周期性向一段地址執行讀寫操作 產生固定樣式待寫入數據用戶測試目的
測試完畢后刪除該模塊，開發用戶接口

具體為：
1 寫從0開始之后的10個用戶地址（80個DDR地址）：0~9遞增序列
2 等待20個時鍾周期
3 讀取寫入的10個用戶地址
4 等待20個時鍾周期
5 重復上述步驟

說明：
1 每個步驟之間有一個時鍾周期空閑
2 由於burst_len = 8 4:1時鍾模式下一個用戶時鍾周期寫入數據對應同樣時間內8個DDR時鍾邊沿寫入數據，
因此地址遞增步長為8
*/
module traffic_gen
#(parameter DATA_WIDTH = 32,
            ADDR_WIDTH = 29)
(
    input                           clk   ,
    input                           rst_n ,

    output reg                      gen_wdata_en ,
    output reg [ ADDR_WIDTH-1:0]    gen_waddr    ,
    output reg [ DATA_WIDTH-1:0]    gen_wdata ,
    input                           gen_wdata_rdy ,//寫指令和數據通道准備就緒

    output reg                      gen_rdata_en ,
    output reg [ ADDR_WIDTH-1:0]    gen_raddr    ,
    input      [ DATA_WIDTH-1:0]    gen_rdata     ,
    input                           gen_rdata_vld ,
    input                           gen_rdata_rdy //讀指令通道准備就緒
);

   
reg [ (8-1):0]  cnt0     ;
wire        add_cnt0 ;
wire        end_cnt0 ;
reg [ (2-1):0]  cnt1     ;
wire        add_cnt1 ;
wire        end_cnt1 ;

reg [ DATA_WIDTH-1:0]  gen_rdata_r     ;
reg   gen_rdata_vld_r     ;
reg    com_flag     ;

wire wri_state;
wire rd_state;
wire com_change_t;

//操作周期計數器，計數值為欲操作用戶地址段長度+1（需要一個時鍾周期空閑）
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        cnt0 <= 0; 
    end
    else if(add_cnt0) begin
        if(end_cnt0)
            cnt0 <= 0; 
        else
            cnt0 <= cnt0+1 ;
   end
end
assign add_cnt0 = (com_flag == 0 && gen_wdata_rdy) || (com_flag == 1 && gen_rdata_rdy);
assign end_cnt0 = add_cnt0  && cnt0 == (30)-1 ;

//指令標志位 先是0--寫 再是1--讀
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        com_flag <= (0)  ;
    end
    else if(com_change_t)begin
        com_flag <= (!com_flag)  ;
    end 
end

assign com_change_t = add_cnt0 && cnt0 == 10 - 1;

//寫操作---------------------------------------------
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        gen_wdata_en <= (0)  ;
    end
    else if(wri_state)begin
        gen_wdata_en <= (1'b1)  ;
    end 
    else begin
        gen_wdata_en <= (0)  ;
    end 
end

assign wri_state = add_cnt0 && cnt0 <= 10-1 && com_flag == 0;
assign rd_state  = add_cnt0 && cnt0 <= 10-1 && com_flag == 1;

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        gen_wdata <= (0)  ;
    end
    else begin
        gen_wdata <= (cnt0)  ;
    end 
end

always@(posedge clk or negedge rst_n)begin
    if(rst_n == 0)
        gen_waddr <= 0;
    else if(wri_state)
        gen_waddr <= gen_waddr + 29'd8;
    else 
        gen_waddr <= 0;
end
//讀操作----------------------------------------------

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        gen_rdata_en <= (0)  ;
    end
    else if(rd_state)begin
        gen_rdata_en <= (1'b1)  ;
    end 
    else begin
        gen_rdata_en <= (0)  ;
    end 
end

always@(posedge clk or negedge rst_n)begin
    if(rst_n == 0)
        gen_raddr <= 0;
    else if(rd_state)
        gen_raddr <= gen_raddr + 29'd8;
    else 
        gen_raddr <= 0;
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        gen_rdata_r <= (0)  ;
    end
    else begin
        gen_rdata_r <= (gen_rdata)  ;
    end 
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        gen_rdata_vld_r <= (0)  ;
    end
    else if(gen_rdata_vld)begin
        gen_rdata_vld_r <= (1'b1)  ;
    end 
    else begin
        gen_rdata_vld_r <= (0)  ;
    end 
end

endmodule

 　　將traffic_gen和extend_interface模塊例化在MIG的example design中，利用ILA抓取MIG IP核用戶接口信號。

 

 

　　向地址8~80寫入數據0~9，再從此段地址中讀回數據，0~9被正確讀出，MIG IP核控制DDR3讀寫測試完畢。