一、MIG核設置：
cloking - 時鍾模塊配置
Memory Device Interface Speed : 芯片的時鍾頻率 (一般選擇默認)1200MHz；
Phy to controller clock frequency ratio: 物理層與控制器時鍾頻率比,即DDR內部時鍾和用戶時鍾的頻率比，此處默認為4:1模式,且只有4:1模式；
Reference Input Clock Speed : 參考時鍾頻率200Mhz。
Memory Options – 內存操作
Cas latency是“內存讀寫操作前列地址控制器的潛伏時間”;
此處的 Cas latency 和 Cas Write latency 為 DDR 內部數據的延遲時間，設定成多少都可以，都不妨礙正常數據的存儲和傳輸。
Controller Options – 控制操作
Configuration : 選擇默認的配置 components; (其中components指的是DDR的型號是元器件，而不是類似於筆記本電腦那種插條式的內存條<筆記本內存條是SODIMMS>，這里一共有4個選項)
Memory Part : 內存型號，根據DDR 型號進行配置;
Slot : 選擇默認的 Single ;(只有該選項)
IO Memory Voltage : 芯片電壓;(只有該選項)
Data Width : 64; DDR的物理位寬，這個需要根據芯片選擇。DDR對應的每片存儲顆粒位寬為16bit，那么4個顆粒度的DDR的總位寬為64bit;
Data Mask and DBI : 數據掩碼和DBI(Data Bus Inversion<數據總線反轉>): 選擇 DM DBI RD;
Memory Address Map : 內存地址映射，選擇 ROW COLUMN BANK;
Ordering : 選擇默認 Normal。
AXI Options – AXI 配置
Data Width : 在 AXI4 中數據的傳輸位寬，本工程設定為 512 bit;
Arbitration Scheme : 仲裁方案 選擇默認，RD PRI REG;
ID Width 和 Address Width 系統自動生成。
Advanced Options – 高級選項
System Clock Option : 系統時鍾選項，可以選則使用差分時鍾和選用無緩沖區(單端)；
Additional Clock Outputs : 附加時鍾輸出，本工程沒有添加額外時鍾，故不做選擇。
Advanced Options – 高級選項
此處為設置 Debug 模式的選項區；
debug signals for controller : 控制器調試信號，若希望添加調試信號則選 Enable，否則選 Disable。
二、DDR4 SDRAM的DM/DBI/TDQS
DM：Data Mask(數據掩碼)；
DBI：Data Bus Inversion(數據總線反轉)；
TDQS: 在 Datasheet中Pinout Description關於TDQS的描述可以看出，當 TDQS 啟用時，TDQS是作為終端電阻吸收反射信號，提高信號完整性。
三、DDR4 SDRAM引腳說明
從功能上來講，SDRAM總線由命令總線、地址總線和數據總線構成。其中，地址信息可以看做命令信息的一部分，
因此SDRAM的尋址需要和命令結合。在DDR4 SDRAM中，命令或者說尋址被分成了兩部，激活命令（行尋址），讀寫命
令（列尋址）。在行列尋址過程中，也存在行列地址公用的情形，因此DDR4的操作變得比較復雜。
四、DDR4 SDRAM尋址
在DDR4中，新增了BANK GROUP的概念，一顆存儲芯片中會有4個或者8個Bank Group，使用BG[1:0]或BG[2:0]進行尋址；
而每個BG組中有4個BANK存儲體，使用BA[1:0]尋址；每個BANK中可以存在多個行，A0-A17用來尋址行，（只有16Gb容量DDR4存在A17），
行地址從A14到A17不等，由容量和位寬決定；在每一行中，又存在多個列，DDR4協議規定每行為1024列，即頁大小為1024，使用A0-A9進行尋址。
