IC基礎(三)：設計中常用的時序優化方法

參考書目：英文版：《advanced FPGA design》    中文版：《高級FPGA設計，結構，實現，和優化》

 

解決數字電路中時序問題的八大忠告

忠告一：如果時序差的不多，在1ns以內，可以通過修改綜合、布局布線選項來搞定，如果差的多，就得動代碼。
 
忠告二：看時序報告，找到時序最差的路徑，仔細看看是什么原因導致，先看邏輯級數是多少？是哪種電路有問題，乘法器或者RAM接口數據，弄清楚哪兒的問題。
 
忠告三：搞時序優化的話，插入寄存器是王道，但也要看具體情況，不一定都得插寄存器，插入寄存器效果不明顯的話，先檢查一下寄存器插入的位置，如果寄存器不是在關鍵路徑的中間插入而是在某一端的話，確實不大明顯。
 
忠告四：把關鍵路徑找出來，看時序報告，看是什么原因導致頻率上不去，如果是組合邏輯復雜，就優化邏輯或者復制邏輯，如果是DSP延遲大，就選多級流水的，只要想搞到150，就一定可以。
 
忠告五：看時序報告的時候，建議同時對照電路圖一起看，這樣最直觀。
 
忠告六：對照代碼，自己把關鍵路徑涉及部分的電路圖畫出來，然后根據時序要求，算一下要插多少寄存器，插哪兒合適。
 
忠告七：32bit的比較器，進位鏈有點長，可以分段比較，分成4個8bit的數據段去比，或者分成兩段，先比高16，插寄存器，再比低16，時序很好，如果想深入些，就自己手寫一個比較器，不要調庫。
 
忠告八：多bit的邏輯，時序上不去，通常都是進位鏈太長，通常做法就是打斷進位鏈，建議看看計算方法或者數字算法之類的書，應該會有幫助。

 

 

進行數字電路中時序優化的五大方法

這里說的優化是讓FPGA設計獲得更高的工作頻率，也就是通常說的性能和吞吐率。

 

1.插入寄存器（pipeline）

　　這種方式會增加設計的時滯（clock latency）。插入了幾個寄存器，結果輸出就會延長幾個周期，在不違反設計規格（對clock latency有要求）以及功能沒有影響的時滯情況之下可以這么做。舉例說明，如果下面一個FIR濾波器的設計沒能滿足時序要求。

module fir(
    output [7:0] Y,
    input  [7:0] A,B,C,X,
    input        clk,
    input        validsample);
    always @(posedge clk)
        if(validsample) begin
            X1<=X;
            X2<=X1;
            Y<=A*X+B*X1+C*X2;
        end
endmodule

　　從代碼可以看出，X2這條路徑過長，是整個設計的Critical Path，如果采用流水線設計可以用寄存器暫存自已在執行Y的運算，改進如下：

module fir(
    output   [7:0] Y,
    input    [7:0] A,B,C,X,
    input            clk,
    input            validsample);
    reg       [7:0] X1,X2,Y;
    reg       [7:0] prod1,prod2,prod3;
    always @(posedge clk) begin
        if(validsample) begin
            X1<=X;
            X2<=X1;
            prod1<=A*X;
            prod2<=B*X1;
            prod3<=C*X2;
        end
        Y<=prod1+prod2+prod3;
    end
endmodule

 

2.並行化設計

　　並行化設計的思想是將一個邏輯函數分解為幾個小一些的邏輯函數並行計算，從而減少關鍵路徑上的延遲 。

　　例如計算兩個8bits數的乘法，將8bits數分為兩個4bits數，則乘法運算可以被分解為下面幾個部分： 

　　　　X∗X={A,B}∗{A,B}={(A∗A),(2∗A∗B),(B∗B)}; 

　　通過這種方法可以將設計簡化為一系列4bits乘法器的實現。

module power3(
    output  [7:0] XPower,
    input   [7:0] X,
    input         clk);
    reg     [7:0] XPower1;
    //部分結果寄存器
    reg     [3:0] XPower2_ppAA,XPower2_ppAB,XPower2_ppBB;
    reg     [3:0] XPower3_ppAA,XPower3_ppAB,XPower3_ppBB;
    reg     [7:0] X1,X2;
    wire    [7:0] XPower2;
    wire    [3:0] XPower1_A = XPower1[7:4];
    wire    [3:0] XPower1_B = XPower1[3:0];
    wire    [3:0] X1_A      = X1[7:4];
    wire    [3:0] X1_B      = X1[3:0];
    wire    [3:0] XPower2_A = XPower2[7:4];
    wire    [3:0] XPower2_B = XPower2[3:0];
    wire    [3:0] X2_A      = X2[7:4];
    wire    [3:0] X2_B      = X2[3:0];
    assign XPower2 = (XPower2_ppAA << 8) + (2*XPower2_ppBB << 4) + XPower2_ppBB;
    assign XPower  = (XPower3_ppAA << 8) + (2*XPower3_ppBB << 4) + XPower3_ppBB;
    always @(posedge clk) begin
       //第一級流水線
       X1 <=X;
       XPower1 <= X;
       //第二級流水線
       X2 <= X1;
       XPower2_ppAA <= XPower1_A * X1_A;
       XPower2_ppAB <= XPower1_A * X1_B;
       XPower2_ppBB <= XPower1_B * X1_B;
       //第三級流水線
       XPower3_ppAA <= XPower2_A * X2_A;
       XPower3_ppAB <= XPower2_A * X2_B;
       XPower3_ppBB <= XPower2_B * X2_B；
       end
endmodule

 

3.邏輯展平

通過優化掉設計中的優先級譯碼電路，邏輯結構被展平，路徑延遲得以縮短，優先級譯碼電路常出現在IF/ELSE結構語句中出現。

module regwrite(
    output reg [3:0] rout,
    input            clk,in,
    input      [3:0] ctrl);
    always @(posedge clk)
        if(ctrl[0])      rout[0] <= in;
        else if(ctrl[1]) rout[1] <= in;
        else if(ctrl[2]) rout[2] <= in;
        else if(ctrl[3]) rout[3] <= in;
endmodule

上面代碼綜合后就會產生優先級譯碼器，通過各項平級的if語句或者case語句可以避免這樣的優先級譯碼設計

//改進后
module regwrite(
    output reg [3:0] rout,
    input            clk,in,
    input      [3:0] ctrl);
    always @(posedge clk) begin
        if(ctrl[0]) rout[0] <= in;
        if(ctrl[1]) rout[1] <= in;
        if(ctrl[2]) rout[2] <= in;
        if(ctrl[3]) rout[3] <= in;
    end
endmodule

 

4.均衡設計

均衡設計的思想是把 Critical Path 上的組合邏輯拿出一部分放在 short path 上進行，從而縮短 Critical Path 的延遲。

下面舉例一個8位加法器。

module adder(
    output reg [7:0] Sum,
    input      [7:0] A,B,C,
    input            clk);
    reg        [7:0] rA,rB,rC;
    always @(posedge clk) begin
        rA <= A;
        rB <= B;
        rC <= C;
        Sum <= rA+rB+rC;
    end
endmodule

可以看到，在寄存器rA，rB，rC之前的路徑上沒有組合邏輯，所以可以考慮把一部分計算拿到寄存器之前

//改進后
module adder(
    output reg [7:0] Sum,
    input      [7:0] A,B,C,
    input            clk);
    reg        [7:0] rABSum,rC;
    always @(posedge clk) begin
        rABSum <= A + B;
        rC     <= C
        Sum    <= rABSum + rC;
    end
endmodule

 

5.優化路徑

最后一種方法也是我認為最難的，通過優化數據流的路徑來縮短 Critical Path ，提升系統性能。重新布局和 Critical Path 在一起的路徑，從而 Critical Path上的邏輯門可以更靠近目標寄存器。舉一個栗子：

module randomlogic(
    output reg [7:0] Out,
    input      [7:0] A,B,C,
    input            clk,
    input            Cond1,Cond2);
    always @(posedge clk)
        if(Cond1)
            Out <= A;
        else if(Cond2&&(C<8))
            Out <= B;
        else
            Out <= C;
endmodule

可以看到C作為B的輸出條件的路徑最長，經過了一個比較器和兩個邏輯門，是整個設計的 Critical Path ,可以做后續優化。

//改進后
module randomlogic(
    output reg [7:0] Out,
    input      [7:0] A,B,C,
    input            clk,
    input            Cond1,Cond2);
    wire CondB = (Cond2 &!Cond1);
    always @(posedge clk)
        if(CondB&& (C<8))
            Out <= B;
        else if(Cond1)
            Out <= A;
        else
            Out <= C;
endmodule

 

后續待補充。。。