1、確定鑒相頻率
OSC_2X:2倍頻
PLL_R_PRE:用於降低輸入頻率，限制PLL-R分頻器最大250M的限制，其他情況不需要使用。
PLL_R：分頻得到鑒相器頻率fPD，輸入進來的頻率最大250Mhz
MULT：該方法對移相器的頻率很有幫助，避免了整數邊界激勵，如果引入干凈或者回路帶寬較寬，將會降低鎖相環的性能
注意頻率范圍：
2、配置Chann Divider
根據輸出頻率確定Chann Dvider各個寄存器的值以及VCO分頻系數CHDIV，
3、計算出fVCO
根據輸出頻率和上面的CHDIV，計算出fVCO
fVCO= RFout*CHDIV
4、N Divider
根據步驟1算出的fPD和步驟3算出的fVCO得出N Divider的整數和小數部分
N Divider分成整數N和小數部分NUM/DEN
N:整數
NUM/DEN:小數，NUM范圍1~(2^32)-1。DEN越大分辨率越高。當fPD=200Mhz，DEN=2^32時分辨率是200Mhz/2^32=0.047hz。
注意頻率范圍：
5、選擇輸出通道
